TWO-DIMENSIONAL MESH FOR COMPUTE-IN-MEMORY ACCELERATOR ARCHITECTURE

Embodiments disclosed herein include a compute in-memory (CIM) accelerator architecture for deep neural network (DNN). The CIM accelerator architecture may include a first analog fabric engine having a plurality of compute in-memory (CIM) analog tiles. Each CIM analog tile may be configured to store a matrix of weight operands producing a vector of outputs from a vector of inputs, and perform in-memory computations. The first analog fabric may also include a plurality of compute cores. Each CIM analog tile and each compute core may include a microcontroller configured to execute a set of instructions. The first analog fabric may also include on-chip interconnects communicatively connecting all CIM analog tiles in the plurality of CIM analog tile to the compute cores. Des modes de réalisation concernent une architecture d'accélérateur de calcul en mémoire (CIM) pour un réseau neuronal profond (RNP). L'architecture d'accélérateur CIM peut comprendre un premier moteur de matrice analogique ayant une pluralité de tuiles analogiques de calcul en mémoire (CIM). Chaque tuile analogique CIM peut être configurée pour stocker une matrice d'opérandes de pondération produisant un vecteur de sorties à partir d'un vecteur d'entrées, et effectuer des calculs en mémoire. La première matrice analogique peut également comprendre une pluralité de cœurs de calcul. Chaque tuile analogique CIM et chaque cœur de calcul peuvent comprendre un microcontrôleur configuré pour exécuter un ensemble d'instructions. La première matrice analogique peut également comprendre des interconnexions sur puce connectant en communication toutes les tuiles analogiques CIM dans la pluralité de tuiles analogiques CIM aux cœurs de calcul.