PROCESSING SYSTEMS
A microprocessor includes a function-specific architecture, an interface configured to communicate with an external memory via at least one memory channel, a first architecture block configured to perform a first task associated with a thread, and a second architecture block configured to perform a...
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Format: | Patent |
Sprache: | eng ; fre |
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creator | DAYAN, Gal MAYER-WOLF, Ilan ISAAC, Yotam BARHANIN, Elad TORRES, Avi HOWARD, Ilan NISNEVICH, Luda SHAMIR, David GOLTZMAN, Fabian MAYDAN, Eynan POLONSKY, Nimrod TRAININ, Oded HILLEL, Eliad |
description | A microprocessor includes a function-specific architecture, an interface configured to communicate with an external memory via at least one memory channel, a first architecture block configured to perform a first task associated with a thread, and a second architecture block configured to perform a second task associated with the thread. The second task includes a memory access via the at least one memory channel. The microprocessor further includes a third architecture block configured to perform a third task associated with the thread. The first architecture block, the second architecture block, and the third architecture block are configured to operate in parallel such that the first task, the second task, and the third task are all completed during a single clock cycle associated with the microprocessor.
Un microprocesseur comprend une architecture spécifique à une fonction, une interface conçue pour communiquer avec une mémoire externe par l'intermédiaire d'au moins un canal de mémoire, un premier bloc d'architecture conçu pour exécuter une première tâche associée à un fil, et un deuxième bloc d'architecture conçu pour exécuter une deuxième tâche associée au fil. La deuxième tâche comprend un accès mémoire par l'intermédiaire dudit au moins un canal de mémoire. Le microprocesseur comprend en outre un troisième bloc d'architecture configuré pour effectuer une troisième tâche associée au fil. Le premier bloc d'architecture, le deuxième bloc d'architecture et le troisième bloc d'architecture sont conçus pour fonctionner en parallèle de sorte que la première tâche, la deuxième tâche et la troisième tâche sont toutes achevées pendant un cycle d'horloge unique associé au microprocesseur. |
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Un microprocesseur comprend une architecture spécifique à une fonction, une interface conçue pour communiquer avec une mémoire externe par l'intermédiaire d'au moins un canal de mémoire, un premier bloc d'architecture conçu pour exécuter une première tâche associée à un fil, et un deuxième bloc d'architecture conçu pour exécuter une deuxième tâche associée au fil. La deuxième tâche comprend un accès mémoire par l'intermédiaire dudit au moins un canal de mémoire. Le microprocesseur comprend en outre un troisième bloc d'architecture configuré pour effectuer une troisième tâche associée au fil. Le premier bloc d'architecture, le deuxième bloc d'architecture et le troisième bloc d'architecture sont conçus pour fonctionner en parallèle de sorte que la première tâche, la deuxième tâche et la troisième tâche sont toutes achevées pendant un cycle d'horloge unique associé au microprocesseur.</description><language>eng ; fre</language><subject>CALCULATING ; COMPUTING ; COUNTING ; ELECTRIC DIGITAL DATA PROCESSING ; PHYSICS</subject><creationdate>2023</creationdate><oa>free_for_read</oa><woscitedreferencessubscribed>false</woscitedreferencessubscribed></display><links><openurl>$$Topenurl_article</openurl><openurlfulltext>$$Topenurlfull_article</openurlfulltext><thumbnail>$$Tsyndetics_thumb_exl</thumbnail><linktohtml>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&date=20230831&DB=EPODOC&CC=WO&NR=2023161725A1$$EHTML$$P50$$Gepo$$Hfree_for_read</linktohtml><link.rule.ids>230,308,776,881,25542,76289</link.rule.ids><linktorsrc>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&date=20230831&DB=EPODOC&CC=WO&NR=2023161725A1$$EView_record_in_European_Patent_Office$$FView_record_in_$$GEuropean_Patent_Office$$Hfree_for_read</linktorsrc></links><search><creatorcontrib>DAYAN, Gal</creatorcontrib><creatorcontrib>MAYER-WOLF, Ilan</creatorcontrib><creatorcontrib>ISAAC, Yotam</creatorcontrib><creatorcontrib>BARHANIN, Elad</creatorcontrib><creatorcontrib>TORRES, Avi</creatorcontrib><creatorcontrib>HOWARD, Ilan</creatorcontrib><creatorcontrib>NISNEVICH, Luda</creatorcontrib><creatorcontrib>SHAMIR, David</creatorcontrib><creatorcontrib>GOLTZMAN, Fabian</creatorcontrib><creatorcontrib>MAYDAN, Eynan</creatorcontrib><creatorcontrib>POLONSKY, Nimrod</creatorcontrib><creatorcontrib>TRAININ, Oded</creatorcontrib><creatorcontrib>HILLEL, Eliad</creatorcontrib><title>PROCESSING SYSTEMS</title><description>A microprocessor includes a function-specific architecture, an interface configured to communicate with an external memory via at least one memory channel, a first architecture block configured to perform a first task associated with a thread, and a second architecture block configured to perform a second task associated with the thread. The second task includes a memory access via the at least one memory channel. The microprocessor further includes a third architecture block configured to perform a third task associated with the thread. The first architecture block, the second architecture block, and the third architecture block are configured to operate in parallel such that the first task, the second task, and the third task are all completed during a single clock cycle associated with the microprocessor.
Un microprocesseur comprend une architecture spécifique à une fonction, une interface conçue pour communiquer avec une mémoire externe par l'intermédiaire d'au moins un canal de mémoire, un premier bloc d'architecture conçu pour exécuter une première tâche associée à un fil, et un deuxième bloc d'architecture conçu pour exécuter une deuxième tâche associée au fil. La deuxième tâche comprend un accès mémoire par l'intermédiaire dudit au moins un canal de mémoire. Le microprocesseur comprend en outre un troisième bloc d'architecture configuré pour effectuer une troisième tâche associée au fil. Le premier bloc d'architecture, le deuxième bloc d'architecture et le troisième bloc d'architecture sont conçus pour fonctionner en parallèle de sorte que la première tâche, la deuxième tâche et la troisième tâche sont toutes achevées pendant un cycle d'horloge unique associé au microprocesseur.</description><subject>CALCULATING</subject><subject>COMPUTING</subject><subject>COUNTING</subject><subject>ELECTRIC DIGITAL DATA PROCESSING</subject><subject>PHYSICS</subject><fulltext>true</fulltext><rsrctype>patent</rsrctype><creationdate>2023</creationdate><recordtype>patent</recordtype><sourceid>EVB</sourceid><recordid>eNrjZBAKCPJ3dg0O9vRzVwiODA5x9Q3mYWBNS8wpTuWF0twMym6uIc4euqkF-fGpxQWJyal5qSXx4f5GBkbGhmaG5kamjobGxKkCANAsHzg</recordid><startdate>20230831</startdate><enddate>20230831</enddate><creator>DAYAN, Gal</creator><creator>MAYER-WOLF, Ilan</creator><creator>ISAAC, Yotam</creator><creator>BARHANIN, Elad</creator><creator>TORRES, Avi</creator><creator>HOWARD, Ilan</creator><creator>NISNEVICH, Luda</creator><creator>SHAMIR, David</creator><creator>GOLTZMAN, Fabian</creator><creator>MAYDAN, Eynan</creator><creator>POLONSKY, Nimrod</creator><creator>TRAININ, Oded</creator><creator>HILLEL, Eliad</creator><scope>EVB</scope></search><sort><creationdate>20230831</creationdate><title>PROCESSING SYSTEMS</title><author>DAYAN, Gal ; MAYER-WOLF, Ilan ; ISAAC, Yotam ; BARHANIN, Elad ; TORRES, Avi ; HOWARD, Ilan ; NISNEVICH, Luda ; SHAMIR, David ; GOLTZMAN, Fabian ; MAYDAN, Eynan ; POLONSKY, Nimrod ; TRAININ, Oded ; HILLEL, Eliad</author></sort><facets><frbrtype>5</frbrtype><frbrgroupid>cdi_FETCH-epo_espacenet_WO2023161725A13</frbrgroupid><rsrctype>patents</rsrctype><prefilter>patents</prefilter><language>eng ; fre</language><creationdate>2023</creationdate><topic>CALCULATING</topic><topic>COMPUTING</topic><topic>COUNTING</topic><topic>ELECTRIC DIGITAL DATA PROCESSING</topic><topic>PHYSICS</topic><toplevel>online_resources</toplevel><creatorcontrib>DAYAN, Gal</creatorcontrib><creatorcontrib>MAYER-WOLF, Ilan</creatorcontrib><creatorcontrib>ISAAC, Yotam</creatorcontrib><creatorcontrib>BARHANIN, Elad</creatorcontrib><creatorcontrib>TORRES, Avi</creatorcontrib><creatorcontrib>HOWARD, Ilan</creatorcontrib><creatorcontrib>NISNEVICH, Luda</creatorcontrib><creatorcontrib>SHAMIR, David</creatorcontrib><creatorcontrib>GOLTZMAN, Fabian</creatorcontrib><creatorcontrib>MAYDAN, Eynan</creatorcontrib><creatorcontrib>POLONSKY, Nimrod</creatorcontrib><creatorcontrib>TRAININ, Oded</creatorcontrib><creatorcontrib>HILLEL, Eliad</creatorcontrib><collection>esp@cenet</collection></facets><delivery><delcategory>Remote Search Resource</delcategory><fulltext>fulltext_linktorsrc</fulltext></delivery><addata><au>DAYAN, Gal</au><au>MAYER-WOLF, Ilan</au><au>ISAAC, Yotam</au><au>BARHANIN, Elad</au><au>TORRES, Avi</au><au>HOWARD, Ilan</au><au>NISNEVICH, Luda</au><au>SHAMIR, David</au><au>GOLTZMAN, Fabian</au><au>MAYDAN, Eynan</au><au>POLONSKY, Nimrod</au><au>TRAININ, Oded</au><au>HILLEL, Eliad</au><format>patent</format><genre>patent</genre><ristype>GEN</ristype><title>PROCESSING SYSTEMS</title><date>2023-08-31</date><risdate>2023</risdate><abstract>A microprocessor includes a function-specific architecture, an interface configured to communicate with an external memory via at least one memory channel, a first architecture block configured to perform a first task associated with a thread, and a second architecture block configured to perform a second task associated with the thread. The second task includes a memory access via the at least one memory channel. The microprocessor further includes a third architecture block configured to perform a third task associated with the thread. The first architecture block, the second architecture block, and the third architecture block are configured to operate in parallel such that the first task, the second task, and the third task are all completed during a single clock cycle associated with the microprocessor.
Un microprocesseur comprend une architecture spécifique à une fonction, une interface conçue pour communiquer avec une mémoire externe par l'intermédiaire d'au moins un canal de mémoire, un premier bloc d'architecture conçu pour exécuter une première tâche associée à un fil, et un deuxième bloc d'architecture conçu pour exécuter une deuxième tâche associée au fil. La deuxième tâche comprend un accès mémoire par l'intermédiaire dudit au moins un canal de mémoire. Le microprocesseur comprend en outre un troisième bloc d'architecture configuré pour effectuer une troisième tâche associée au fil. Le premier bloc d'architecture, le deuxième bloc d'architecture et le troisième bloc d'architecture sont conçus pour fonctionner en parallèle de sorte que la première tâche, la deuxième tâche et la troisième tâche sont toutes achevées pendant un cycle d'horloge unique associé au microprocesseur.</abstract><oa>free_for_read</oa></addata></record> |
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