RADAR SYSTEM IMPLEMENTING SEGMENTED CHIRPS AND PHASE COMPENSATION FOR OBJECT MOVEMENT

An apparatus (100) includes processor cores (130) and computer-readable mediums (150) storing machine instructions for the processor cores. When executing the machine instructions, the processor cores obtain received signals for transmitted chirps from a radar sensor circuit (110). Each transmitted chirp includes an A chirp segment, a time gap, and a B chirp segment, respectively. The processor cores sample the received signals to obtain sampled data matrices Ml (A) for the A chirp segments and M1(B) for the B chirp segments. The processor cores perform a first Fourier transform (FT) on each column of M1(A) and M1(B) to obtain velocity matrices M2(A) and M2(B), respectively. The processor cores apply a phase compensation factor to M2(B) to obtain a phase corrected velocity matrix M2(B'), and concatenate M2(A) and M2(B') to obtain an aggregate velocity matrix M2(A&B'). The processor cores perform a second FT on each row of M2(A&B') to obtain a range and velocity matrix M3(A&B'). Selon l'invention, un appareil (100) comprend des cœurs de processeur (130) et des supports lisibles par ordinateur (150) stockant des instructions de machine pour les cœurs de processeur. Lors de l'exécution des instructions machine, les cœurs de processeur obtiennent des signaux reçus pour des compressions d'impulsions émises par un circuit de capteur radar (110). Chaque compression d'impulsions émise comprend un segment de compression d'impulsions A, un intervalle temporel et un segment de compression d'impulsions B, respectivement. Les cœurs de processeur échantillonnent les signaux reçus pour obtenir des matrices de données échantillonnées M1(A) pour les segments de compression d'impulsions A et M1(B) pour les segments de compression d'impulsions B. Les cœurs de processeur réalisent une première transformée de Fourier (FT) sur chaque colonne de M1(A) et M1(B) pour obtenir des matrices de vitesse M2(A) et M2(B), respectivement. Les cœurs de processeur appliquent un facteur de compensation de phase sur M2(B) pour obtenir une matrice de vitesse à phase corrigée M2(B'), et concatènent M2(A) et M2(B') pour obtenir une matrice de vitesse agrégée M2(A&B'). Les cœurs de processeur réalisent une seconde FT sur chaque rangée de M2(A&B') pour obtenir une matrice de plage et de vitesse M3(A&B').