SYSTOLIC ARRAY OF ARBITRARY PHYSICAL AND LOGICAL DEPTH

A processing apparatus includes a processing resource including a general-purpose parallel processing engine and a matrix accelerator. The matrix accelerator includes first circuitry to receive a command to perform operations associated with an instruction, second circuitry to configure the matrix accelerator according to a physical depth of a systolic array within the matrix accelerator and a logical depth associated with the instruction, third circuitry to read operands for the instruction from a register file associated with the systolic array, fourth circuitry to perform operations for the instruction via one or more passes through one or more physical pipeline stages of the systolic array based on a configuration performed by the second circuitry, and fifth circuitry to write output of the operations to the register file associated with the systolic array. Un appareil de traitement comprend une ressource de traitement comprenant un moteur de traitement parallèle à usage général et un accélérateur matriciel. L'accélérateur matriciel comprend des premiers circuits destinés à recevoir une commande pour effectuer des opérations associées à une instruction, des deuxièmes circuits destinés à configurer l'accélérateur matriciel en fonction d'une profondeur physique d'un réseau systolique à l'intérieur de l'accélérateur matriciel et d'une profondeur logique associée à l'instruction, des troisièmes circuits destinés à lire des opérandes pour l'instruction à partir d'un fichier de registre associé au réseau systolique, des quatrième circuits destinés à effectuer des opérations pour l'instruction par l'intermédiaire d'un ou plusieurs passages à travers un ou plusieurs étages de pipeline physique du réseau systolique sur la base d'une configuration effectuée par le second circuit, et des cinquièmes circuits destinés à écrire une sortie des opérations dans le fichier de registre associé au réseau systolique.