DYNAMIC CYCLIC REDUNDANCY CHECK UPDATE FOR ITERATIVE DECODING

Embodiments of apparatus and method for iterative decoding are disclosed. In one example, a method for iterative decoding can include receiving an offset address. The method can also include receiving a first plurality of bits from a plurality of decoding engines, each of the first plurality of bits being received at a respective one of a plurality of multiplexers. The offset address can correspond to all of the first plurality of bits. The method can further include providing a second plurality of bits from a memory. The method can additionally include controlling the plurality of multiplexers using the first plurality of bits and the second plurality of bits. The method can also include updating an error check register based on outputs of the plurality of multiplexers. Des modes de réalisation de l'appareil et du procédé de décodage itératif sont divulgués. Dans un exemple, un procédé de décodage itératif peut comprendre la réception d'une adresse de décalage. Le procédé peut également comprendre la réception d'une première pluralité de bits à partir d'une pluralité de moteurs de décodage, chacun de la première pluralité de bits étant reçu au niveau d'un multiplexeur respectif parmi une pluralité de multiplexeurs. L'adresse de décalage peut correspondre à la totalité de la première pluralité de bits. Le procédé peut en outre comprendre la fourniture d'une seconde pluralité de bits à partir d'une mémoire. Le procédé peut en outre comprendre la commande de la pluralité de multiplexeurs à l'aide de la première pluralité de bits et de la seconde pluralité de bits. Le procédé peut également comprendre la mise à jour d'un registre de contrôle d'erreur sur la base des sorties de la pluralité de multiplexeurs.