INTEGRATED ASSEMBLIES AND METHODS OF FORMING INTEGRATED ASSEMBLIES

Some embodiments include a memory device having a vertical stack of alternating insulative levels and conductive levels. Memory cells are along the conductive levels. The conductive levels have control gate regions which include a first vertical thickness, have routing regions which include a second...

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Hauptverfasser: SURTHI, Shyam, KIM, Byeung Chul
Format: Patent
Sprache:eng ; fre
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creator SURTHI, Shyam
KIM, Byeung Chul
description Some embodiments include a memory device having a vertical stack of alternating insulative levels and conductive levels. Memory cells are along the conductive levels. The conductive levels have control gate regions which include a first vertical thickness, have routing regions which include a second vertical thickness that is less than the first vertical thickness, and have tapered transition regions between the first vertical thickness and the second vertical thickness. Charge-blocking material is adjacent to the control gate regions. Charge-storage material is adjacent to the charge-blocking material. Dielectric material is adjacent to the charge-storage material. Channel material extends vertically along the vertical stack and is adjacent to the dielectric material. The memory cells include the control gate regions, and include regions of the charge-blocking material, the charge-storage material, the dielectric material and the channel material. Some embodiments include methods of forming integrated assemblies. La présente invention concerne, selon certains modes de réalisation, un dispositif de mémoire comprenant un empilement vertical de niveaux d'isolation et de niveaux conducteurs alternés. Des cellules de mémoire sont agencées le long des niveaux conducteurs. Les niveaux conducteurs ont des régions de grille de commande qui comprennent une première épaisseur verticale, ont des régions de routage qui comprennent une seconde épaisseur verticale qui est inférieure à la première épaisseur verticale, et ont des régions de transition effilées entre la première épaisseur verticale et la seconde épaisseur verticale. Le matériau de blocage de charge est adjacent aux régions de grille de commande. Le matériau de stockage de charge est adjacent au matériau de blocage de charge. Le matériau diélectrique est adjacent au matériau de stockage de charge. Un matériau de canal s'étend verticalement le long de l'empilement vertical et est adjacent au matériau diélectrique. Les cellules de mémoire comprennent les régions de grille de commande, et comprennent des régions du matériau de blocage de charge, le matériau de stockage de charge, le matériau diélectrique et le matériau de canal. D'autres modes de réalisation de l'invention concernent des procédés de formation d'ensembles intégrés.
format Patent
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Memory cells are along the conductive levels. The conductive levels have control gate regions which include a first vertical thickness, have routing regions which include a second vertical thickness that is less than the first vertical thickness, and have tapered transition regions between the first vertical thickness and the second vertical thickness. Charge-blocking material is adjacent to the control gate regions. Charge-storage material is adjacent to the charge-blocking material. Dielectric material is adjacent to the charge-storage material. Channel material extends vertically along the vertical stack and is adjacent to the dielectric material. The memory cells include the control gate regions, and include regions of the charge-blocking material, the charge-storage material, the dielectric material and the channel material. Some embodiments include methods of forming integrated assemblies. La présente invention concerne, selon certains modes de réalisation, un dispositif de mémoire comprenant un empilement vertical de niveaux d'isolation et de niveaux conducteurs alternés. Des cellules de mémoire sont agencées le long des niveaux conducteurs. Les niveaux conducteurs ont des régions de grille de commande qui comprennent une première épaisseur verticale, ont des régions de routage qui comprennent une seconde épaisseur verticale qui est inférieure à la première épaisseur verticale, et ont des régions de transition effilées entre la première épaisseur verticale et la seconde épaisseur verticale. Le matériau de blocage de charge est adjacent aux régions de grille de commande. Le matériau de stockage de charge est adjacent au matériau de blocage de charge. Le matériau diélectrique est adjacent au matériau de stockage de charge. Un matériau de canal s'étend verticalement le long de l'empilement vertical et est adjacent au matériau diélectrique. Les cellules de mémoire comprennent les régions de grille de commande, et comprennent des régions du matériau de blocage de charge, le matériau de stockage de charge, le matériau diélectrique et le matériau de canal. D'autres modes de réalisation de l'invention concernent des procédés de formation d'ensembles intégrés.</description><language>eng ; fre</language><subject>BASIC ELECTRIC ELEMENTS ; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR ; ELECTRICITY ; SEMICONDUCTOR DEVICES</subject><creationdate>2021</creationdate><oa>free_for_read</oa><woscitedreferencessubscribed>false</woscitedreferencessubscribed></display><links><openurl>$$Topenurl_article</openurl><openurlfulltext>$$Topenurlfull_article</openurlfulltext><thumbnail>$$Tsyndetics_thumb_exl</thumbnail><linktohtml>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20210520&amp;DB=EPODOC&amp;CC=WO&amp;NR=2021096596A1$$EHTML$$P50$$Gepo$$Hfree_for_read</linktohtml><link.rule.ids>230,308,780,885,25563,76318</link.rule.ids><linktorsrc>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20210520&amp;DB=EPODOC&amp;CC=WO&amp;NR=2021096596A1$$EView_record_in_European_Patent_Office$$FView_record_in_$$GEuropean_Patent_Office$$Hfree_for_read</linktorsrc></links><search><creatorcontrib>SURTHI, Shyam</creatorcontrib><creatorcontrib>KIM, Byeung Chul</creatorcontrib><title>INTEGRATED ASSEMBLIES AND METHODS OF FORMING INTEGRATED ASSEMBLIES</title><description>Some embodiments include a memory device having a vertical stack of alternating insulative levels and conductive levels. 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La présente invention concerne, selon certains modes de réalisation, un dispositif de mémoire comprenant un empilement vertical de niveaux d'isolation et de niveaux conducteurs alternés. Des cellules de mémoire sont agencées le long des niveaux conducteurs. Les niveaux conducteurs ont des régions de grille de commande qui comprennent une première épaisseur verticale, ont des régions de routage qui comprennent une seconde épaisseur verticale qui est inférieure à la première épaisseur verticale, et ont des régions de transition effilées entre la première épaisseur verticale et la seconde épaisseur verticale. Le matériau de blocage de charge est adjacent aux régions de grille de commande. Le matériau de stockage de charge est adjacent au matériau de blocage de charge. Le matériau diélectrique est adjacent au matériau de stockage de charge. Un matériau de canal s'étend verticalement le long de l'empilement vertical et est adjacent au matériau diélectrique. Les cellules de mémoire comprennent les régions de grille de commande, et comprennent des régions du matériau de blocage de charge, le matériau de stockage de charge, le matériau diélectrique et le matériau de canal. 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