CELL ARCHITECTURE WITH INTRINSIC DECOUPLING CAPACITOR

An IC includes an array of cells and a first set of endcap cells. The array of cells includes a first set of Mx layer power interconnects coupled to a first voltage, a first set of Mx layer interconnects, a second set of Mx layer power interconnects coupled to a second voltage source, and a second set of Mx layer interconnects. The first set of endcap cells includes first and second sets of Mx+1 layer interconnects. The first set of Mx+1 layer interconnects is coupled to the first set of Mx layer power interconnects and to the second set of Mx layer interconnects to provide a first set of decoupling capacitors. The second set of Mx+1 layer interconnects is coupled to the second set of Mx layer power interconnects and to the first set of Mx layer interconnects to provide a second set of decoupling capacitors. L'invention concerne un circuit intégré comprenant un réseau de cellules et un premier ensemble de cellules d'embout. Le réseau de cellules comprend un premier ensemble de Mx interconnexions de puissance de couche couplé à une première tension, un premier ensemble de Mx interconnexions de couche, un second ensemble de Mx interconnexions de puissance de couche couplé à une seconde source de tension, et un second ensemble de Mx interconnexions de couche. Le premier ensemble de cellules d'embout comprend des premier et second ensembles de Mx+1 interconnexions de couche. Le premier ensemble de Mx+1 interconnexions de couche est couplé au premier ensemble de Mx interconnexions de puissance de couche et au second ensemble de Mx interconnexions de couche de façon à fournir un premier ensemble de condensateurs de découplage. Le second ensemble de Mx+1 interconnexions de couche est couplé au second ensemble de Mx interconnexions de puissance de couche et au premier ensemble de Mx interconnexions de couche de façon à fournir un second ensemble de condensateurs de découplage.