MECHANISM FOR INTER-PROCESSOR INTERRUPTS IN A HETEROGENEOUS MULTIPROCESSOR SYSTEM

Apparatus and methods for handling inter-processor interrupts (IPIs) in a heterogeneous multiprocessor system (100) are provided. The scalable IPI mechanism provided herein entails minimal logic and can be used for heterogeneous inter-processor communication, such as between application processors, real-time processors, and FPGA accelerators. This mechanism is also low cost, in terms of both logic area and programmable complexity. One example system (100) generally includes a first processor (102), a second processor (104) being of a different processor type than the first processor, and an IPI circuit (108). The IPI circuit typically includes a first register (2020) associated with the first processor, wherein a first bit in the first register indicates whether the first processor has requested to interrupt the second processor; and a second register (202i) associated with the second processor, wherein a second bit in the second register indicates whether the second processor has requested to interrupt the first processor. La présente invention concerne un appareil et des procédés pour la gestion d'interruptions inter-processeur (IPI) dans un système multiprocesseur hétérogène (100). Le mécanisme pour interruptions inter-processeur selon la présente invention requiert une logique minimale et peut être utilisé pour une communication inter-processeur hétérogène, par exemple entre des processeurs d'application, des processeurs en temps réel, des accélérateurs de circuit intégré prédiffusé programmable (FPGA). Ce mécanisme est également peu coûteux, à la fois en termes de zone de logique et de complexité programmable. Un système représentatif (100) comporte généralement un premier processeur (102), un second processeur (104) d'un type de processeur différent du premier processeur, et un circuit d'interruption inter-processeur (108). Le circuit d'interruption inter-processeur comporte en général un premier registre (2020) associé au premier processeur, dans lequel un premier bit dans le premier registre indique si le premier processeur a demandé une interruption du second processeur; et un second registre (2021) associé au second processeur, dans lequel un second bit dans le second registre indique si le second processeur a demandé l'interruption du premier processeur.