DYNAMIC MARGIN TUNING FOR CONTROLLING CUSTOM CIRCUITS AND MEMORIES
Embodiments of a method that may allow for selectively tuning a delay of individual logic paths within a custom circuit or memory are disclosed. Circuitry may be configured to monitor a voltage level of a power supply coupled to the custom circuit or memory. A delay amount of a delay unit within the...
Gespeichert in:
| 1. Verfasser: | |
|---|---|
| Format: | Patent |
| Sprache: | eng ; fre |
| Schlagworte: | |
| Online-Zugang: | Volltext bestellen |
| Tags: |
Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
|
| container_end_page | |
|---|---|
| container_issue | |
| container_start_page | |
| container_title | |
| container_volume | |
| creator | BHATIA, AJAY KUMAR |
| description | Embodiments of a method that may allow for selectively tuning a delay of individual logic paths within a custom circuit or memory are disclosed. Circuitry may be configured to monitor a voltage level of a power supply coupled to the custom circuit or memory. A delay amount of a delay unit within the custom circuit or memory may be changed in response to a determination that the voltage level of the power supply has changed.
L'invention concerne, dans des modes de réalisation, un procédé qui peut permettre de régler sélectivement un retard de trajets logiques individuels à l'intérieur d'un circuit ou d'une mémoire personnalisé. Un ensemble de circuits peut être conçu pour surveiller un niveau de tension d'une alimentation électrique couplée au circuit ou à la mémoire personnalisé. Une quantité de retard d'une unité de retard dans le circuit ou la mémoire personnalisé peut être modifiée en réponse à une détermination selon laquelle le niveau de tension de l'alimentation électrique a changé. |
| format | Patent |
| fullrecord | <record><control><sourceid>epo_EVB</sourceid><recordid>TN_cdi_epo_espacenet_WO2016022291A3</recordid><sourceformat>XML</sourceformat><sourcesystem>PC</sourcesystem><sourcerecordid>WO2016022291A3</sourcerecordid><originalsourceid>FETCH-epo_espacenet_WO2016022291A33</originalsourceid><addsrcrecordid>eNrjZHByifRz9PV0VvB1DHL39FMICfXz9HNXcPMPUnD29wsJ8vfxAfGdQ4ND_H0VnD2DnEM9Q4IVHP1cFHxdff2DPF2DeRhY0xJzilN5oTQ3g7Kba4izh25qQX58anFBYnJqXmpJfLi_kYGhmYGRkZGloaOxMXGqAMZDLE4</addsrcrecordid><sourcetype>Open Access Repository</sourcetype><iscdi>true</iscdi><recordtype>patent</recordtype></control><display><type>patent</type><title>DYNAMIC MARGIN TUNING FOR CONTROLLING CUSTOM CIRCUITS AND MEMORIES</title><source>esp@cenet</source><creator>BHATIA, AJAY KUMAR</creator><creatorcontrib>BHATIA, AJAY KUMAR</creatorcontrib><description>Embodiments of a method that may allow for selectively tuning a delay of individual logic paths within a custom circuit or memory are disclosed. Circuitry may be configured to monitor a voltage level of a power supply coupled to the custom circuit or memory. A delay amount of a delay unit within the custom circuit or memory may be changed in response to a determination that the voltage level of the power supply has changed.
L'invention concerne, dans des modes de réalisation, un procédé qui peut permettre de régler sélectivement un retard de trajets logiques individuels à l'intérieur d'un circuit ou d'une mémoire personnalisé. Un ensemble de circuits peut être conçu pour surveiller un niveau de tension d'une alimentation électrique couplée au circuit ou à la mémoire personnalisé. Une quantité de retard d'une unité de retard dans le circuit ou la mémoire personnalisé peut être modifiée en réponse à une détermination selon laquelle le niveau de tension de l'alimentation électrique a changé.</description><language>eng ; fre</language><subject>BASIC ELECTRONIC CIRCUITRY ; CALCULATING ; COMPUTING ; COUNTING ; ELECTRIC DIGITAL DATA PROCESSING ; ELECTRICITY ; INFORMATION STORAGE ; MEASURING ; MEASURING ELECTRIC VARIABLES ; MEASURING MAGNETIC VARIABLES ; PHYSICS ; PULSE TECHNIQUE ; STATIC STORES ; TESTING</subject><creationdate>2016</creationdate><oa>free_for_read</oa><woscitedreferencessubscribed>false</woscitedreferencessubscribed></display><links><openurl>$$Topenurl_article</openurl><openurlfulltext>$$Topenurlfull_article</openurlfulltext><thumbnail>$$Tsyndetics_thumb_exl</thumbnail><linktohtml>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&date=20160407&DB=EPODOC&CC=WO&NR=2016022291A3$$EHTML$$P50$$Gepo$$Hfree_for_read</linktohtml><link.rule.ids>230,308,780,885,25563,76418</link.rule.ids><linktorsrc>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&date=20160407&DB=EPODOC&CC=WO&NR=2016022291A3$$EView_record_in_European_Patent_Office$$FView_record_in_$$GEuropean_Patent_Office$$Hfree_for_read</linktorsrc></links><search><creatorcontrib>BHATIA, AJAY KUMAR</creatorcontrib><title>DYNAMIC MARGIN TUNING FOR CONTROLLING CUSTOM CIRCUITS AND MEMORIES</title><description>Embodiments of a method that may allow for selectively tuning a delay of individual logic paths within a custom circuit or memory are disclosed. Circuitry may be configured to monitor a voltage level of a power supply coupled to the custom circuit or memory. A delay amount of a delay unit within the custom circuit or memory may be changed in response to a determination that the voltage level of the power supply has changed.
L'invention concerne, dans des modes de réalisation, un procédé qui peut permettre de régler sélectivement un retard de trajets logiques individuels à l'intérieur d'un circuit ou d'une mémoire personnalisé. Un ensemble de circuits peut être conçu pour surveiller un niveau de tension d'une alimentation électrique couplée au circuit ou à la mémoire personnalisé. Une quantité de retard d'une unité de retard dans le circuit ou la mémoire personnalisé peut être modifiée en réponse à une détermination selon laquelle le niveau de tension de l'alimentation électrique a changé.</description><subject>BASIC ELECTRONIC CIRCUITRY</subject><subject>CALCULATING</subject><subject>COMPUTING</subject><subject>COUNTING</subject><subject>ELECTRIC DIGITAL DATA PROCESSING</subject><subject>ELECTRICITY</subject><subject>INFORMATION STORAGE</subject><subject>MEASURING</subject><subject>MEASURING ELECTRIC VARIABLES</subject><subject>MEASURING MAGNETIC VARIABLES</subject><subject>PHYSICS</subject><subject>PULSE TECHNIQUE</subject><subject>STATIC STORES</subject><subject>TESTING</subject><fulltext>true</fulltext><rsrctype>patent</rsrctype><creationdate>2016</creationdate><recordtype>patent</recordtype><sourceid>EVB</sourceid><recordid>eNrjZHByifRz9PV0VvB1DHL39FMICfXz9HNXcPMPUnD29wsJ8vfxAfGdQ4ND_H0VnD2DnEM9Q4IVHP1cFHxdff2DPF2DeRhY0xJzilN5oTQ3g7Kba4izh25qQX58anFBYnJqXmpJfLi_kYGhmYGRkZGloaOxMXGqAMZDLE4</recordid><startdate>20160407</startdate><enddate>20160407</enddate><creator>BHATIA, AJAY KUMAR</creator><scope>EVB</scope></search><sort><creationdate>20160407</creationdate><title>DYNAMIC MARGIN TUNING FOR CONTROLLING CUSTOM CIRCUITS AND MEMORIES</title><author>BHATIA, AJAY KUMAR</author></sort><facets><frbrtype>5</frbrtype><frbrgroupid>cdi_FETCH-epo_espacenet_WO2016022291A33</frbrgroupid><rsrctype>patents</rsrctype><prefilter>patents</prefilter><language>eng ; fre</language><creationdate>2016</creationdate><topic>BASIC ELECTRONIC CIRCUITRY</topic><topic>CALCULATING</topic><topic>COMPUTING</topic><topic>COUNTING</topic><topic>ELECTRIC DIGITAL DATA PROCESSING</topic><topic>ELECTRICITY</topic><topic>INFORMATION STORAGE</topic><topic>MEASURING</topic><topic>MEASURING ELECTRIC VARIABLES</topic><topic>MEASURING MAGNETIC VARIABLES</topic><topic>PHYSICS</topic><topic>PULSE TECHNIQUE</topic><topic>STATIC STORES</topic><topic>TESTING</topic><toplevel>online_resources</toplevel><creatorcontrib>BHATIA, AJAY KUMAR</creatorcontrib><collection>esp@cenet</collection></facets><delivery><delcategory>Remote Search Resource</delcategory><fulltext>fulltext_linktorsrc</fulltext></delivery><addata><au>BHATIA, AJAY KUMAR</au><format>patent</format><genre>patent</genre><ristype>GEN</ristype><title>DYNAMIC MARGIN TUNING FOR CONTROLLING CUSTOM CIRCUITS AND MEMORIES</title><date>2016-04-07</date><risdate>2016</risdate><abstract>Embodiments of a method that may allow for selectively tuning a delay of individual logic paths within a custom circuit or memory are disclosed. Circuitry may be configured to monitor a voltage level of a power supply coupled to the custom circuit or memory. A delay amount of a delay unit within the custom circuit or memory may be changed in response to a determination that the voltage level of the power supply has changed.
L'invention concerne, dans des modes de réalisation, un procédé qui peut permettre de régler sélectivement un retard de trajets logiques individuels à l'intérieur d'un circuit ou d'une mémoire personnalisé. Un ensemble de circuits peut être conçu pour surveiller un niveau de tension d'une alimentation électrique couplée au circuit ou à la mémoire personnalisé. Une quantité de retard d'une unité de retard dans le circuit ou la mémoire personnalisé peut être modifiée en réponse à une détermination selon laquelle le niveau de tension de l'alimentation électrique a changé.</abstract><oa>free_for_read</oa></addata></record> |
| fulltext | fulltext_linktorsrc |
| identifier | |
| ispartof | |
| issn | |
| language | eng ; fre |
| recordid | cdi_epo_espacenet_WO2016022291A3 |
| source | esp@cenet |
| subjects | BASIC ELECTRONIC CIRCUITRY CALCULATING COMPUTING COUNTING ELECTRIC DIGITAL DATA PROCESSING ELECTRICITY INFORMATION STORAGE MEASURING MEASURING ELECTRIC VARIABLES MEASURING MAGNETIC VARIABLES PHYSICS PULSE TECHNIQUE STATIC STORES TESTING |
| title | DYNAMIC MARGIN TUNING FOR CONTROLLING CUSTOM CIRCUITS AND MEMORIES |
| url | https://sfx.bib-bvb.de/sfx_tum?ctx_ver=Z39.88-2004&ctx_enc=info:ofi/enc:UTF-8&ctx_tim=2025-01-08T17%3A33%3A41IST&url_ver=Z39.88-2004&url_ctx_fmt=infofi/fmt:kev:mtx:ctx&rfr_id=info:sid/primo.exlibrisgroup.com:primo3-Article-epo_EVB&rft_val_fmt=info:ofi/fmt:kev:mtx:patent&rft.genre=patent&rft.au=BHATIA,%20AJAY%20KUMAR&rft.date=2016-04-07&rft_id=info:doi/&rft_dat=%3Cepo_EVB%3EWO2016022291A3%3C/epo_EVB%3E%3Curl%3E%3C/url%3E&disable_directlink=true&sfx.directlink=off&sfx.report_link=0&rft_id=info:oai/&rft_id=info:pmid/&rfr_iscdi=true |