MEMORY HARD MACRO PARTITION OPTIMIZATION FOR TESTING EMBEDDED MEMORIES

A memory hard macro designed to support multiple design for test (DFT) techniques having signal paths associated with the DFT techniques and the functional operation of the memory instance that share logic devices or components. The memory hard macro includes a functional input port and a functional output port, forming a functional memory data path, which includes input latches from the memory instance. The memory hard macro also includes a scan input port and a scan output port, forming a scan data path, which includes input latches from the array of data buffer circuits and output latches from the array of sense amplifiers. The memory hard macro further includes a BIST input port and a BIST output port, forming a BIST data path, which includes at least one input latch from the array of data buffer circuits and at least one output latch from the array of sense amplifiers. La présente invention concerne une macro de mémoire de niveau dur conçue pour supporter de multiples techniques de conception pour test (DFT), comportant des trajets de signaux associés aux techniques DFT et à l'opération fonctionnelle de l'instance mémoire qui partagent des dispositifs ou composants logiques. La macro de mémoire de niveau dur comprend une borne d'entrée fonctionnelle et une borne de sortie fonctionnelle, formant un trajet fonctionnel de données de mémoire, qui comprend des verrous d'entrée provenant de l'instance mémoire. La macro de mémoire de niveau dur comprend également une borne d'entrée de balayage et une borne de sortie de balayage, formant un trajet de données de balayage, qui comprend des verrous d'entrée provenant du réseau de circuits tampons de données et des verrous de sortie provenant du réseau d'amplificateurs de détection. La macro de mémoire de niveau dur comprend en outre une borne d'entrée BIST et une borne de sortie BIST, formant un trajet de données BIST, qui comprend au moins un verrou d'entrée provenant du réseau de circuits tampons de données et au moins un verrou de sortie provenant du réseau d'amplificateurs de détection.