A WRAPPER CIRCUIT CAPABLE OF REDUCING LATENCY IN OPERATION BETWEEN INTERFACED MEMORY CONTROLLER AND MEMORY

The present invention relates to a wrapper circuit (112) used for interfacing a non- mux ed memory controller (101) and a muxed-memory. Particularly, the wrapper lOcircuit (112) uses timing control select (TCS) input prompting one or more processing circuit to generate a data enable timing control signal (1 10) to permit the select circuit (103) to control the write operation and output the data to the muxed memory right after end of the address phase and a minimum number of clocks required to complete the minimum access time of the muxed-memory. The disclosed wrapper circuit (1 12) I Savoid any pre-fix clock cycles which probably contains more clock cycles than the minimum number needed to fulfill the minimum access time therefore the disclosed circuit promotes faster write operation between the interfaced non-muxed memory controller (101) and muxed memory. La présente invention concerne un circuit d'encapsulation (112) utilisé pour interfacer un contrôleur de mémoire non multiplexée (101) et une mémoire multiplexée. En particulier, le circuit d'encapsulation (112) utilise une entrée de sélection de commande de synchronisation (TCS) invitant un ou plusieurs circuits de traitement de données à générer un signal de commande de synchronisation de validation de données (110) pour permettre au circuit de sélection (103) de commander l'opération d'écriture et transmettre les données à la mémoire multiplexée juste après la fin de la phase d'adressage et un nombre minimum d'horloges nécessaires pour atteindre le temps d'accès minimum de la mémoire multiplexée. Le circuit d'encapsulation divulgué (112) permet d'éviter les cycles d'horloge fixés de manière préalable qui contiennent probablement un plus grand nombre de cycles d'horloge que le nombre minimum requis pour obtenir le temps d'accès minimum. Par conséquent, le circuit décrit ici favorise une opération d'écriture plus rapide entre le contrôleur de mémoire non multiplexée interfacé (101) et la mémoire multiplexée.