SERIAL COMMUNICATION PROTOCOLS

Systems and methods are disclosed which relate to improving synchronization of clocks between a sender and a receiver communicating via an asynchronous serial interface. In a ring topology (130), a master device (105) is connected to a plurality of slaves (S1-S3) communicating using a bi-frequency encoded bit stream. A host device communicates with the master device using a non-return-to-zero data encoding. Each slave (SI -S3) receives data from the master (105) and sends it to the next slave in the ring unaltered unless the master indicates a requirement for a particular data, and transmits placeholder bits with a value of 0 around the ring. A particular slave can "fill-in" the placeholder bits with the information to be sent back to the master by inverting the placeholder bit. Clock synchronization between a receiving device and a transmitting device is improved using a fractional rate multiplier to generate a data sampling clock from a system clock. By adjusting the denominator, the sampling clock can be tuned to match the baud rate of the asynchronous serial data stream received from the transmitting device. Embodiments described include power management, data acquisition (DAQ), etc. La présente invention concerne des systèmes et des procédés destinés à améliorer une synchronisation d'horloges entre un expéditeur et un récepteur communiquant par l'intermédiaire d'une interface asynchrone en série. Dans une topologie en anneau (130), un dispositif maître (105) est connecté à une pluralité d'esclaves (S1-S3) qui communiquent en utilisant un flux binaire codé à double fréquence. Un dispositif hôte communique avec le dispositif maître en utilisant un codage de données de non-retour à zéro. Chaque esclave (S1-S3) reçoit des données du maître (105) et les envoie non modifiées au prochain esclave dans l'anneau, à moins que le maître n'indique une exigence pour une donnée particulière, et transmet des bits fictifs avec une valeur de 0 autour de l'anneau. Un esclave particulier peut « remplir » les bits fictifs à l'aide des informations à renvoyer au maître en inversant le bit fictif. Une synchronisation d'horloges entre un dispositif de réception et un dispositif de transmission est améliorée en utilisant un multiplicateur de taux fractionnel pour générer une horloge d'échantillonnage de données à partir d'une horloge de système. En ajustant le dénominateur, l'horloge d'échantillonnage peut être réglée pour correspondre au débit en bauds du flux de données asy