DEJITTER (DESYNCHRONIZE) TECHNIQUE TO SMOOTH GAPPED CLOCK WITH JITTER/WANDER ATTENUATION USING ALL DIGITAL LOGIC

Digital logic receives a gapped and jittery clock signal with specified frequency and frequency offset allowed by specification and a reference clock signal with same specified frequency and different frequency offset allowed by specification having low jitter. The digital logic adds and/or removes cycles from the reference clock signal over an extended period of time to produce a produced clock signal with low jitter that has a frequency that approaches the frequency of the gapped and jittery clock signal. The produced clock signal being provided as feedback to the digital frequency comparator and also acts as final dejitter smooth clock output with 50% duty cycle. Une logique numérique reçoit un signal d'horloge qui présente des trous et qui est entaché de gigue avec une fréquence spécifiée et un décalage de fréquence autorisé par les spécifications et un signal d'horloge de référence qui présente la même fréquence spécifiée et un décalage de fréquence différent autorisé par les spécifications et qui présente une gigue faible. La logique numérique ajoute et/ou retire des cycles du signal d'horloge de référence sur une période de temps étendue de façon à produire un signal d'horloge produit avec une faible gigue qui présente une fréquence proche de la fréquence du signal d'horloge qui présente des trous et qui est entaché de gigue. Le signal d'horloge produit est fourni en tant que rétroaction au comparateur de fréquence numérique et agit également en tant que sortie d'horloge lissée sans gigue finale avec un rapport cyclique égal à 50 %.