STRUCTURE AND METHOD FOR ELIMINATION OF PROCESS-RELATED DEFECTS IN POLY/METAL PLATE CAPACITORS

An integrated circuit includes silicon layer (2) supported by a bottom oxide layer (3), a shallow trench oxide (4) in the shallow trench (30), and a polycrystalline silicon layer (5) on the shallow trench oxide. A deep trench oxide (25) extending from the shallow trench oxide to the bottom oxide lay...

Ausführliche Beschreibung

Gespeichert in:
Bibliographische Detailangaben
Hauptverfasser: SURTIHADI, HENRY, HANNAMAN, DAVID, J, STEINMANN, PHILIPP, MEINEL, WALTER, B
Format: Patent
Sprache:eng ; fre
Schlagworte:
Online-Zugang:Volltext bestellen
Tags: Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
container_end_page
container_issue
container_start_page
container_title
container_volume
creator SURTIHADI, HENRY
HANNAMAN, DAVID, J
STEINMANN, PHILIPP
MEINEL, WALTER, B
description An integrated circuit includes silicon layer (2) supported by a bottom oxide layer (3), a shallow trench oxide (4) in the shallow trench (30), and a polycrystalline silicon layer (5) on the shallow trench oxide. A deep trench oxide (25) extending from the shallow trench oxide to the bottom oxide layer electrically isolates a section (2A) of the silicon layer to prevent a silicon cone defect (22) on the silicon layer from causing short-circuiting of the polycrystalline silicon layer to a non-isolated section of the silicon layer. The polycrystalline silicon layer can form a bottom plate of a poly /metal capacitor (20) and can also form a poly interconnect conductor. L'invention porte sur un circuit intégré qui comprend une couche de silicium (2) supportée par une couche d'oxyde inférieure (3), un oxyde de tranchée superficielle (4) dans la tranchée superficielle (30), et une couche de silicium polycristallin (5) sur l'oxyde de tranchée superficielle. Un oxyde de tranchée profonde (25) s'étendant de l'oxyde de tranchée superficielle à la couche d'oxyde inférieure isole électriquement une section (2A) de la couche de silicium pour empêcher un défaut de cône de silicium (22) sur la couche de silicium de provoquer un court-circuitage de la couche de silicium polycristallin à une section non isolée de la couche de silicium. La couche de silicium polycristallin peut former une plaque inférieure d'un condensateur poly/métal (20) et peut également former un conducteur d'interconnexion poly.
format Patent
fullrecord <record><control><sourceid>epo_EVB</sourceid><recordid>TN_cdi_epo_espacenet_WO2009126599A3</recordid><sourceformat>XML</sourceformat><sourcesystem>PC</sourcesystem><sourcerecordid>WO2009126599A3</sourcerecordid><originalsourceid>FETCH-epo_espacenet_WO2009126599A33</originalsourceid><addsrcrecordid>eNqNi7EKwjAUALs4iPoPD5yLtUUhY0heaCDNC8kr4mIpEifRQv1_VPADnG64u2VxSRx7xX1EkF5Dh9ySBkMR0NnOesmWPJCBEElhSmVEJxk1aDSoOIH1EMidd59TOghfCUoGqSxTTOticRvvc978uCq2Blm1ZZ6eQ56n8Zof-TWcqK4qsa-PByFk0_xXvQHx-jPw</addsrcrecordid><sourcetype>Open Access Repository</sourcetype><iscdi>true</iscdi><recordtype>patent</recordtype></control><display><type>patent</type><title>STRUCTURE AND METHOD FOR ELIMINATION OF PROCESS-RELATED DEFECTS IN POLY/METAL PLATE CAPACITORS</title><source>esp@cenet</source><creator>SURTIHADI, HENRY ; HANNAMAN, DAVID, J ; STEINMANN, PHILIPP ; MEINEL, WALTER, B</creator><creatorcontrib>SURTIHADI, HENRY ; HANNAMAN, DAVID, J ; STEINMANN, PHILIPP ; MEINEL, WALTER, B</creatorcontrib><description>An integrated circuit includes silicon layer (2) supported by a bottom oxide layer (3), a shallow trench oxide (4) in the shallow trench (30), and a polycrystalline silicon layer (5) on the shallow trench oxide. A deep trench oxide (25) extending from the shallow trench oxide to the bottom oxide layer electrically isolates a section (2A) of the silicon layer to prevent a silicon cone defect (22) on the silicon layer from causing short-circuiting of the polycrystalline silicon layer to a non-isolated section of the silicon layer. The polycrystalline silicon layer can form a bottom plate of a poly /metal capacitor (20) and can also form a poly interconnect conductor. L'invention porte sur un circuit intégré qui comprend une couche de silicium (2) supportée par une couche d'oxyde inférieure (3), un oxyde de tranchée superficielle (4) dans la tranchée superficielle (30), et une couche de silicium polycristallin (5) sur l'oxyde de tranchée superficielle. Un oxyde de tranchée profonde (25) s'étendant de l'oxyde de tranchée superficielle à la couche d'oxyde inférieure isole électriquement une section (2A) de la couche de silicium pour empêcher un défaut de cône de silicium (22) sur la couche de silicium de provoquer un court-circuitage de la couche de silicium polycristallin à une section non isolée de la couche de silicium. La couche de silicium polycristallin peut former une plaque inférieure d'un condensateur poly/métal (20) et peut également former un conducteur d'interconnexion poly.</description><language>eng ; fre</language><subject>BASIC ELECTRIC ELEMENTS ; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR ; ELECTRICITY ; SEMICONDUCTOR DEVICES</subject><creationdate>2010</creationdate><oa>free_for_read</oa><woscitedreferencessubscribed>false</woscitedreferencessubscribed></display><links><openurl>$$Topenurl_article</openurl><openurlfulltext>$$Topenurlfull_article</openurlfulltext><thumbnail>$$Tsyndetics_thumb_exl</thumbnail><linktohtml>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20100114&amp;DB=EPODOC&amp;CC=WO&amp;NR=2009126599A3$$EHTML$$P50$$Gepo$$Hfree_for_read</linktohtml><link.rule.ids>230,308,780,885,25564,76547</link.rule.ids><linktorsrc>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20100114&amp;DB=EPODOC&amp;CC=WO&amp;NR=2009126599A3$$EView_record_in_European_Patent_Office$$FView_record_in_$$GEuropean_Patent_Office$$Hfree_for_read</linktorsrc></links><search><creatorcontrib>SURTIHADI, HENRY</creatorcontrib><creatorcontrib>HANNAMAN, DAVID, J</creatorcontrib><creatorcontrib>STEINMANN, PHILIPP</creatorcontrib><creatorcontrib>MEINEL, WALTER, B</creatorcontrib><title>STRUCTURE AND METHOD FOR ELIMINATION OF PROCESS-RELATED DEFECTS IN POLY/METAL PLATE CAPACITORS</title><description>An integrated circuit includes silicon layer (2) supported by a bottom oxide layer (3), a shallow trench oxide (4) in the shallow trench (30), and a polycrystalline silicon layer (5) on the shallow trench oxide. A deep trench oxide (25) extending from the shallow trench oxide to the bottom oxide layer electrically isolates a section (2A) of the silicon layer to prevent a silicon cone defect (22) on the silicon layer from causing short-circuiting of the polycrystalline silicon layer to a non-isolated section of the silicon layer. The polycrystalline silicon layer can form a bottom plate of a poly /metal capacitor (20) and can also form a poly interconnect conductor. L'invention porte sur un circuit intégré qui comprend une couche de silicium (2) supportée par une couche d'oxyde inférieure (3), un oxyde de tranchée superficielle (4) dans la tranchée superficielle (30), et une couche de silicium polycristallin (5) sur l'oxyde de tranchée superficielle. Un oxyde de tranchée profonde (25) s'étendant de l'oxyde de tranchée superficielle à la couche d'oxyde inférieure isole électriquement une section (2A) de la couche de silicium pour empêcher un défaut de cône de silicium (22) sur la couche de silicium de provoquer un court-circuitage de la couche de silicium polycristallin à une section non isolée de la couche de silicium. La couche de silicium polycristallin peut former une plaque inférieure d'un condensateur poly/métal (20) et peut également former un conducteur d'interconnexion poly.</description><subject>BASIC ELECTRIC ELEMENTS</subject><subject>ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR</subject><subject>ELECTRICITY</subject><subject>SEMICONDUCTOR DEVICES</subject><fulltext>true</fulltext><rsrctype>patent</rsrctype><creationdate>2010</creationdate><recordtype>patent</recordtype><sourceid>EVB</sourceid><recordid>eNqNi7EKwjAUALs4iPoPD5yLtUUhY0heaCDNC8kr4mIpEifRQv1_VPADnG64u2VxSRx7xX1EkF5Dh9ySBkMR0NnOesmWPJCBEElhSmVEJxk1aDSoOIH1EMidd59TOghfCUoGqSxTTOticRvvc978uCq2Blm1ZZ6eQ56n8Zof-TWcqK4qsa-PByFk0_xXvQHx-jPw</recordid><startdate>20100114</startdate><enddate>20100114</enddate><creator>SURTIHADI, HENRY</creator><creator>HANNAMAN, DAVID, J</creator><creator>STEINMANN, PHILIPP</creator><creator>MEINEL, WALTER, B</creator><scope>EVB</scope></search><sort><creationdate>20100114</creationdate><title>STRUCTURE AND METHOD FOR ELIMINATION OF PROCESS-RELATED DEFECTS IN POLY/METAL PLATE CAPACITORS</title><author>SURTIHADI, HENRY ; HANNAMAN, DAVID, J ; STEINMANN, PHILIPP ; MEINEL, WALTER, B</author></sort><facets><frbrtype>5</frbrtype><frbrgroupid>cdi_FETCH-epo_espacenet_WO2009126599A33</frbrgroupid><rsrctype>patents</rsrctype><prefilter>patents</prefilter><language>eng ; fre</language><creationdate>2010</creationdate><topic>BASIC ELECTRIC ELEMENTS</topic><topic>ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR</topic><topic>ELECTRICITY</topic><topic>SEMICONDUCTOR DEVICES</topic><toplevel>online_resources</toplevel><creatorcontrib>SURTIHADI, HENRY</creatorcontrib><creatorcontrib>HANNAMAN, DAVID, J</creatorcontrib><creatorcontrib>STEINMANN, PHILIPP</creatorcontrib><creatorcontrib>MEINEL, WALTER, B</creatorcontrib><collection>esp@cenet</collection></facets><delivery><delcategory>Remote Search Resource</delcategory><fulltext>fulltext_linktorsrc</fulltext></delivery><addata><au>SURTIHADI, HENRY</au><au>HANNAMAN, DAVID, J</au><au>STEINMANN, PHILIPP</au><au>MEINEL, WALTER, B</au><format>patent</format><genre>patent</genre><ristype>GEN</ristype><title>STRUCTURE AND METHOD FOR ELIMINATION OF PROCESS-RELATED DEFECTS IN POLY/METAL PLATE CAPACITORS</title><date>2010-01-14</date><risdate>2010</risdate><abstract>An integrated circuit includes silicon layer (2) supported by a bottom oxide layer (3), a shallow trench oxide (4) in the shallow trench (30), and a polycrystalline silicon layer (5) on the shallow trench oxide. A deep trench oxide (25) extending from the shallow trench oxide to the bottom oxide layer electrically isolates a section (2A) of the silicon layer to prevent a silicon cone defect (22) on the silicon layer from causing short-circuiting of the polycrystalline silicon layer to a non-isolated section of the silicon layer. The polycrystalline silicon layer can form a bottom plate of a poly /metal capacitor (20) and can also form a poly interconnect conductor. L'invention porte sur un circuit intégré qui comprend une couche de silicium (2) supportée par une couche d'oxyde inférieure (3), un oxyde de tranchée superficielle (4) dans la tranchée superficielle (30), et une couche de silicium polycristallin (5) sur l'oxyde de tranchée superficielle. Un oxyde de tranchée profonde (25) s'étendant de l'oxyde de tranchée superficielle à la couche d'oxyde inférieure isole électriquement une section (2A) de la couche de silicium pour empêcher un défaut de cône de silicium (22) sur la couche de silicium de provoquer un court-circuitage de la couche de silicium polycristallin à une section non isolée de la couche de silicium. La couche de silicium polycristallin peut former une plaque inférieure d'un condensateur poly/métal (20) et peut également former un conducteur d'interconnexion poly.</abstract><oa>free_for_read</oa></addata></record>
fulltext fulltext_linktorsrc
identifier
ispartof
issn
language eng ; fre
recordid cdi_epo_espacenet_WO2009126599A3
source esp@cenet
subjects BASIC ELECTRIC ELEMENTS
ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
ELECTRICITY
SEMICONDUCTOR DEVICES
title STRUCTURE AND METHOD FOR ELIMINATION OF PROCESS-RELATED DEFECTS IN POLY/METAL PLATE CAPACITORS
url https://sfx.bib-bvb.de/sfx_tum?ctx_ver=Z39.88-2004&ctx_enc=info:ofi/enc:UTF-8&ctx_tim=2024-12-28T09%3A07%3A54IST&url_ver=Z39.88-2004&url_ctx_fmt=infofi/fmt:kev:mtx:ctx&rfr_id=info:sid/primo.exlibrisgroup.com:primo3-Article-epo_EVB&rft_val_fmt=info:ofi/fmt:kev:mtx:patent&rft.genre=patent&rft.au=SURTIHADI,%20HENRY&rft.date=2010-01-14&rft_id=info:doi/&rft_dat=%3Cepo_EVB%3EWO2009126599A3%3C/epo_EVB%3E%3Curl%3E%3C/url%3E&disable_directlink=true&sfx.directlink=off&sfx.report_link=0&rft_id=info:oai/&rft_id=info:pmid/&rfr_iscdi=true