MULTI-THESHOLD MESSAGE PASSING DECODING OF LOW DENSITY PARITY CHECK CODES USING THE MIN-SUM PRINCIPLE

A message-passing decoder for low-density parity-check codes (LDPC) is provided using a multi-value threshold scheme which is updated throughout the decoding iterations. In an embodiment the check node processing is implemented using the min-sum principle whereby for each corresponding row of the pa...

Ausführliche Beschreibung

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Bibliographische Detailangaben
Hauptverfasser: BELOGOLOVY, ANDREY VLADIMIROVICH, CHAPYZHENKA, ALIAKSEI VLADIMIROVICH, EFIMOV, ANDREY GENNAD'EVICH
Format: Patent
Sprache:eng ; fre
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creator BELOGOLOVY, ANDREY VLADIMIROVICH
CHAPYZHENKA, ALIAKSEI VLADIMIROVICH
EFIMOV, ANDREY GENNAD'EVICH
description A message-passing decoder for low-density parity-check codes (LDPC) is provided using a multi-value threshold scheme which is updated throughout the decoding iterations. In an embodiment the check node processing is implemented using the min-sum principle whereby for each corresponding row of the parity check matrix a first and a second minimum value among bit reliability values is determined. Each row of the decoder comprises one or more associative processing elements controlled by a row control element to determine the two minimum values. Each column comprises one or more associative processing elements, an input processing element, and a column control element to determine hard decision bits. The usage of processing elements to construct a decoder may reduce the gate count and decrease the interconnects used to couple the elements. On décrit un décodeur de passages de messages pour les codes à contrôle de parité à faible densité (LDPC) utilisant un mécanisme de seuil à valeurs multiples mis à jour tout au long des itérations de décodage. Dans un mode de réalisation, le traitement du noed de vérification est mis en oevre à l'aide du principe min-sum de manière à ce que, pour chaque rangée correspondante de la matrice de vérification de parité, une première et une deuxième valeurs minimales parmi les valeurs de fiabilité binaire soient déterminées. Chaque rangée du décodeur comprend un ou plusieurs éléments de traitement associatifs contrôlés par un élément de contrôle de rangées afin de déterminer les deux valeurs minimales. Chaque colonne comporte un ou plusieurs éléments de traitement associatifs, un élément de traitement d'entrée et un élément de contrôle de colonnes afin de déterminer les bits de décision stricte. L'utilisation des éléments de traitement pour construire un décodeur peut réduire le nombre de portes et diminuer les interconnexions utilisées pour associer les éléments.
format Patent
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In an embodiment the check node processing is implemented using the min-sum principle whereby for each corresponding row of the parity check matrix a first and a second minimum value among bit reliability values is determined. Each row of the decoder comprises one or more associative processing elements controlled by a row control element to determine the two minimum values. Each column comprises one or more associative processing elements, an input processing element, and a column control element to determine hard decision bits. The usage of processing elements to construct a decoder may reduce the gate count and decrease the interconnects used to couple the elements. On décrit un décodeur de passages de messages pour les codes à contrôle de parité à faible densité (LDPC) utilisant un mécanisme de seuil à valeurs multiples mis à jour tout au long des itérations de décodage. Dans un mode de réalisation, le traitement du noed de vérification est mis en oevre à l'aide du principe min-sum de manière à ce que, pour chaque rangée correspondante de la matrice de vérification de parité, une première et une deuxième valeurs minimales parmi les valeurs de fiabilité binaire soient déterminées. Chaque rangée du décodeur comprend un ou plusieurs éléments de traitement associatifs contrôlés par un élément de contrôle de rangées afin de déterminer les deux valeurs minimales. Chaque colonne comporte un ou plusieurs éléments de traitement associatifs, un élément de traitement d'entrée et un élément de contrôle de colonnes afin de déterminer les bits de décision stricte. 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In an embodiment the check node processing is implemented using the min-sum principle whereby for each corresponding row of the parity check matrix a first and a second minimum value among bit reliability values is determined. Each row of the decoder comprises one or more associative processing elements controlled by a row control element to determine the two minimum values. Each column comprises one or more associative processing elements, an input processing element, and a column control element to determine hard decision bits. The usage of processing elements to construct a decoder may reduce the gate count and decrease the interconnects used to couple the elements. On décrit un décodeur de passages de messages pour les codes à contrôle de parité à faible densité (LDPC) utilisant un mécanisme de seuil à valeurs multiples mis à jour tout au long des itérations de décodage. Dans un mode de réalisation, le traitement du noed de vérification est mis en oevre à l'aide du principe min-sum de manière à ce que, pour chaque rangée correspondante de la matrice de vérification de parité, une première et une deuxième valeurs minimales parmi les valeurs de fiabilité binaire soient déterminées. Chaque rangée du décodeur comprend un ou plusieurs éléments de traitement associatifs contrôlés par un élément de contrôle de rangées afin de déterminer les deux valeurs minimales. Chaque colonne comporte un ou plusieurs éléments de traitement associatifs, un élément de traitement d'entrée et un élément de contrôle de colonnes afin de déterminer les bits de décision stricte. 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