WORDLINE LATCHING IN SEMICONDUCTOR MEMORIES

WORDLINE LATCHING IN SEMICONDUCTOR MEMORIES

A memory system, and method of operation therefor, is provided having memory cells (432) for containing data, bitlines (442) (444) for writing data in and reading data from the memory cells (432), and wordlines (422) connected to the memory cells (432) for causing the bitlines (442) (444) to write d...

Ausführliche Beschreibung

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Bibliographische Detailangaben
Hauptverfasser: GIESEKE, ALAN, MCGEE, WILLIAM, A, MILIC-STRKALJ, OGNJEN
Format: Patent
Sprache:eng ; fre
Schlagworte:
INFORMATION STORAGE
PHYSICS
STATIC STORES
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creator GIESEKE, ALAN
MCGEE, WILLIAM, A
MILIC-STRKALJ, OGNJEN
description A memory system, and method of operation therefor, is provided having memory cells (432) for containing data, bitlines (442) (444) for writing data in and reading data from the memory cells (432), and wordlines (422) connected to the memory cells (432) for causing the bitlines (442) (444) to write data in the memory cells (432) in response to wordline signals. A decoder (406) is connected to the wordlines (422) for receiving and decoding address information in response to a clock signal and an address signal to select a wordline (422) for a write to a memory cell (432). Latch circuitry (418) is connected to the decoder (406) and the wordlines (422). The latch circuitry (418) is responsive to the clock signal for providing the wordline signal to the selected wordline (422) for the write to the memory cell (432) and for removing the wordline signal from the selected wordline (422) when the write to the memory cell (432) is complete. L'invention concerne un système de mémoire, et un procédé de fonctionnement correspondant. Le système comporte des cellules de mémoire (432) qui renferment des données, des lignes de bit (442) (444) pour l'écriture de données et la lecture de données dans les cellules (432), et des lignes de mot (422) reliées aux cellules (432), conduisant les lignes de bit (442) (444) à écrire des données dans les cellules (432) en réponse à des signaux de ligne de mot. Un décodeur (406) est relié aux lignes de mot (422) pour la réception et le décodage d'information d'adresse en réponse à un signal d'horloge et un signal d'adresse, permettant la sélection d'une ligne de mot (422) pour l'écriture dans une cellule (432). Des circuits de verrouillage (418) sont reliés au décodeur (406) et aux lignes de mot (422). En réponse au signal d'horloge, ils (418) fournissent le signal de ligne de mot à la ligne de mot sélectionnée (422) pour l'écriture dans la cellule (432) et retirent ce signal de la ligne de mot sélectionnée (422) lorsque l'écriture dans la cellule (432) est terminée.
format Patent
fullrecord <record><control><sourceid>epo_EVB</sourceid><recordid>TN_cdi_epo_espacenet_WO2004006261A2</recordid><sourceformat>XML</sourceformat><sourcesystem>PC</sourcesystem><sourcerecordid>WO2004006261A2</sourcerecordid><originalsourceid>FETCH-epo_espacenet_WO2004006261A23</originalsourceid><addsrcrecordid>eNrjZNAO9w9y8fH0c1XwcQxx9vD0c1fw9FMIdvX1dPb3cwl1DvEPUvB19fUP8nQN5mFgTUvMKU7lhdLcDMpurkBNuqkF-fGpxQWJyal5qSXx4f5GBgYmBgZmRmaGjkbGxKkCABqJJfM</addsrcrecordid><sourcetype>Open Access Repository</sourcetype><iscdi>true</iscdi><recordtype>patent</recordtype></control><display><type>patent</type><title>WORDLINE LATCHING IN SEMICONDUCTOR MEMORIES</title><source>esp@cenet</source><creator>GIESEKE, ALAN ; MCGEE, WILLIAM, A ; MILIC-STRKALJ, OGNJEN</creator><creatorcontrib>GIESEKE, ALAN ; MCGEE, WILLIAM, A ; MILIC-STRKALJ, OGNJEN</creatorcontrib><description>A memory system, and method of operation therefor, is provided having memory cells (432) for containing data, bitlines (442) (444) for writing data in and reading data from the memory cells (432), and wordlines (422) connected to the memory cells (432) for causing the bitlines (442) (444) to write data in the memory cells (432) in response to wordline signals. A decoder (406) is connected to the wordlines (422) for receiving and decoding address information in response to a clock signal and an address signal to select a wordline (422) for a write to a memory cell (432). Latch circuitry (418) is connected to the decoder (406) and the wordlines (422). The latch circuitry (418) is responsive to the clock signal for providing the wordline signal to the selected wordline (422) for the write to the memory cell (432) and for removing the wordline signal from the selected wordline (422) when the write to the memory cell (432) is complete. L'invention concerne un système de mémoire, et un procédé de fonctionnement correspondant. Le système comporte des cellules de mémoire (432) qui renferment des données, des lignes de bit (442) (444) pour l'écriture de données et la lecture de données dans les cellules (432), et des lignes de mot (422) reliées aux cellules (432), conduisant les lignes de bit (442) (444) à écrire des données dans les cellules (432) en réponse à des signaux de ligne de mot. Un décodeur (406) est relié aux lignes de mot (422) pour la réception et le décodage d'information d'adresse en réponse à un signal d'horloge et un signal d'adresse, permettant la sélection d'une ligne de mot (422) pour l'écriture dans une cellule (432). Des circuits de verrouillage (418) sont reliés au décodeur (406) et aux lignes de mot (422). En réponse au signal d'horloge, ils (418) fournissent le signal de ligne de mot à la ligne de mot sélectionnée (422) pour l'écriture dans la cellule (432) et retirent ce signal de la ligne de mot sélectionnée (422) lorsque l'écriture dans la cellule (432) est terminée.</description><edition>7</edition><language>eng ; fre</language><subject>INFORMATION STORAGE ; PHYSICS ; STATIC STORES</subject><creationdate>2004</creationdate><oa>free_for_read</oa><woscitedreferencessubscribed>false</woscitedreferencessubscribed></display><links><openurl>$$Topenurl_article</openurl><openurlfulltext>$$Topenurlfull_article</openurlfulltext><thumbnail>$$Tsyndetics_thumb_exl</thumbnail><linktohtml>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20040115&amp;DB=EPODOC&amp;CC=WO&amp;NR=2004006261A2$$EHTML$$P50$$Gepo$$Hfree_for_read</linktohtml><link.rule.ids>230,308,776,881,25542,76289</link.rule.ids><linktorsrc>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20040115&amp;DB=EPODOC&amp;CC=WO&amp;NR=2004006261A2$$EView_record_in_European_Patent_Office$$FView_record_in_$$GEuropean_Patent_Office$$Hfree_for_read</linktorsrc></links><search><creatorcontrib>GIESEKE, ALAN</creatorcontrib><creatorcontrib>MCGEE, WILLIAM, A</creatorcontrib><creatorcontrib>MILIC-STRKALJ, OGNJEN</creatorcontrib><title>WORDLINE LATCHING IN SEMICONDUCTOR MEMORIES</title><description>A memory system, and method of operation therefor, is provided having memory cells (432) for containing data, bitlines (442) (444) for writing data in and reading data from the memory cells (432), and wordlines (422) connected to the memory cells (432) for causing the bitlines (442) (444) to write data in the memory cells (432) in response to wordline signals. A decoder (406) is connected to the wordlines (422) for receiving and decoding address information in response to a clock signal and an address signal to select a wordline (422) for a write to a memory cell (432). Latch circuitry (418) is connected to the decoder (406) and the wordlines (422). The latch circuitry (418) is responsive to the clock signal for providing the wordline signal to the selected wordline (422) for the write to the memory cell (432) and for removing the wordline signal from the selected wordline (422) when the write to the memory cell (432) is complete. L'invention concerne un système de mémoire, et un procédé de fonctionnement correspondant. Le système comporte des cellules de mémoire (432) qui renferment des données, des lignes de bit (442) (444) pour l'écriture de données et la lecture de données dans les cellules (432), et des lignes de mot (422) reliées aux cellules (432), conduisant les lignes de bit (442) (444) à écrire des données dans les cellules (432) en réponse à des signaux de ligne de mot. Un décodeur (406) est relié aux lignes de mot (422) pour la réception et le décodage d'information d'adresse en réponse à un signal d'horloge et un signal d'adresse, permettant la sélection d'une ligne de mot (422) pour l'écriture dans une cellule (432). Des circuits de verrouillage (418) sont reliés au décodeur (406) et aux lignes de mot (422). En réponse au signal d'horloge, ils (418) fournissent le signal de ligne de mot à la ligne de mot sélectionnée (422) pour l'écriture dans la cellule (432) et retirent ce signal de la ligne de mot sélectionnée (422) lorsque l'écriture dans la cellule (432) est terminée.</description><subject>INFORMATION STORAGE</subject><subject>PHYSICS</subject><subject>STATIC STORES</subject><fulltext>true</fulltext><rsrctype>patent</rsrctype><creationdate>2004</creationdate><recordtype>patent</recordtype><sourceid>EVB</sourceid><recordid>eNrjZNAO9w9y8fH0c1XwcQxx9vD0c1fw9FMIdvX1dPb3cwl1DvEPUvB19fUP8nQN5mFgTUvMKU7lhdLcDMpurkBNuqkF-fGpxQWJyal5qSXx4f5GBgYmBgZmRmaGjkbGxKkCABqJJfM</recordid><startdate>20040115</startdate><enddate>20040115</enddate><creator>GIESEKE, ALAN</creator><creator>MCGEE, WILLIAM, A</creator><creator>MILIC-STRKALJ, OGNJEN</creator><scope>EVB</scope></search><sort><creationdate>20040115</creationdate><title>WORDLINE LATCHING IN SEMICONDUCTOR MEMORIES</title><author>GIESEKE, ALAN ; MCGEE, WILLIAM, A ; MILIC-STRKALJ, OGNJEN</author></sort><facets><frbrtype>5</frbrtype><frbrgroupid>cdi_FETCH-epo_espacenet_WO2004006261A23</frbrgroupid><rsrctype>patents</rsrctype><prefilter>patents</prefilter><language>eng ; fre</language><creationdate>2004</creationdate><topic>INFORMATION STORAGE</topic><topic>PHYSICS</topic><topic>STATIC STORES</topic><toplevel>online_resources</toplevel><creatorcontrib>GIESEKE, ALAN</creatorcontrib><creatorcontrib>MCGEE, WILLIAM, A</creatorcontrib><creatorcontrib>MILIC-STRKALJ, OGNJEN</creatorcontrib><collection>esp@cenet</collection></facets><delivery><delcategory>Remote Search Resource</delcategory><fulltext>fulltext_linktorsrc</fulltext></delivery><addata><au>GIESEKE, ALAN</au><au>MCGEE, WILLIAM, A</au><au>MILIC-STRKALJ, OGNJEN</au><format>patent</format><genre>patent</genre><ristype>GEN</ristype><title>WORDLINE LATCHING IN SEMICONDUCTOR MEMORIES</title><date>2004-01-15</date><risdate>2004</risdate><abstract>A memory system, and method of operation therefor, is provided having memory cells (432) for containing data, bitlines (442) (444) for writing data in and reading data from the memory cells (432), and wordlines (422) connected to the memory cells (432) for causing the bitlines (442) (444) to write data in the memory cells (432) in response to wordline signals. A decoder (406) is connected to the wordlines (422) for receiving and decoding address information in response to a clock signal and an address signal to select a wordline (422) for a write to a memory cell (432). Latch circuitry (418) is connected to the decoder (406) and the wordlines (422). The latch circuitry (418) is responsive to the clock signal for providing the wordline signal to the selected wordline (422) for the write to the memory cell (432) and for removing the wordline signal from the selected wordline (422) when the write to the memory cell (432) is complete. L'invention concerne un système de mémoire, et un procédé de fonctionnement correspondant. Le système comporte des cellules de mémoire (432) qui renferment des données, des lignes de bit (442) (444) pour l'écriture de données et la lecture de données dans les cellules (432), et des lignes de mot (422) reliées aux cellules (432), conduisant les lignes de bit (442) (444) à écrire des données dans les cellules (432) en réponse à des signaux de ligne de mot. Un décodeur (406) est relié aux lignes de mot (422) pour la réception et le décodage d'information d'adresse en réponse à un signal d'horloge et un signal d'adresse, permettant la sélection d'une ligne de mot (422) pour l'écriture dans une cellule (432). Des circuits de verrouillage (418) sont reliés au décodeur (406) et aux lignes de mot (422). En réponse au signal d'horloge, ils (418) fournissent le signal de ligne de mot à la ligne de mot sélectionnée (422) pour l'écriture dans la cellule (432) et retirent ce signal de la ligne de mot sélectionnée (422) lorsque l'écriture dans la cellule (432) est terminée.</abstract><edition>7</edition><oa>free_for_read</oa></addata></record>
fulltext fulltext_linktorsrc
identifier
ispartof
issn
language eng ; fre
recordid cdi_epo_espacenet_WO2004006261A2
source esp@cenet
subjects INFORMATION STORAGE
PHYSICS
STATIC STORES
title WORDLINE LATCHING IN SEMICONDUCTOR MEMORIES
url https://sfx.bib-bvb.de/sfx_tum?ctx_ver=Z39.88-2004&ctx_enc=info:ofi/enc:UTF-8&ctx_tim=2025-02-08T11%3A29%3A13IST&url_ver=Z39.88-2004&url_ctx_fmt=infofi/fmt:kev:mtx:ctx&rfr_id=info:sid/primo.exlibrisgroup.com:primo3-Article-epo_EVB&rft_val_fmt=info:ofi/fmt:kev:mtx:patent&rft.genre=patent&rft.au=GIESEKE,%20ALAN&rft.date=2004-01-15&rft_id=info:doi/&rft_dat=%3Cepo_EVB%3EWO2004006261A2%3C/epo_EVB%3E%3Curl%3E%3C/url%3E&disable_directlink=true&sfx.directlink=off&sfx.report_link=0&rft_id=info:oai/&rft_id=info:pmid/&rfr_iscdi=true