VERTICAL INSTRUCTION AND DATA PROCESSING IN A NETWORK PROCESSOR ARCHITECTURE

An embodiment of this invention pertains to a network processor that processes incoming information element segments (204, 208)at very high data rates due, in part, to the fact that the processor is deterministic (i.e., the time to complete a process is known) and that it employs a pipelined "multiple instruction single data" ("MISD") architecture. This MISD architecture is triggered by the arrival of the incoming information element segment (204, 208). Each process is provided dedicated registers (226) thus eliminating context switches. The pipeline, the instructions fetched, and the incoming information element segment (204, 208) are very long in length. The network processor includes a MISD processor (220) that performs policy control functions such as network traffic policing, buffer allocation and management, protocol modification, timer rollover recovery, an aging mechanism to discard idle flows, and segmentation and reassembly of incoming information elements. Un mode de réalisation de l'invention concerne un processeur en réseau traitant des segments d'élément d'informations entrants à des débits binaires très élevés engendrés, partiellement, par le fait que le processeur est déterministe (par exemple, le temps nécessaire à achever un processus est connu) et mettant en oeuvre une architecture "données uniques d'instructions multiples" ("MISD") en pipeline. Cette architecture MISD est déclenchée par l'arrivée du nouveau segment d'élément d'informations entrant. Chaque processus comprend des registres spécifiques, éliminant ainsi des commutateurs de contexte. Le pipeline, les instructions récupérées et le segment d'élément d'informations entrant sont très longs. Le processeur de réseau comprend un processeur MISD exécutant des fonctions de commande de principe, telles que la réglementation du trafic du réseau, l'attribution et la gestion de tampon, la modification de protocole, la récupération de dépassement de temps d'horloge, un mécanisme de vieillissement permettant de rejeter des flux inertes et une segmentation et réassemblage d'éléments d'informations entrants.