SOIFET AND METHOD THEREFORE

Epitaxial silicon is grown to form elevated source/drain extensions (74) for transistors on silicon-on-insulator (SOI) substrates (50). An offset liner layer (62) is formed between the gate (58) and the epitaxial silicon (74) to prevent shorting. In one embodiment, the offset liner layer (62) is a n...

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Hauptverfasser: LII, YEONG-JYH, T, CHENG, BAOHONG
Format: Patent
Sprache:eng ; fre
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creator LII, YEONG-JYH, T
CHENG, BAOHONG
description Epitaxial silicon is grown to form elevated source/drain extensions (74) for transistors on silicon-on-insulator (SOI) substrates (50). An offset liner layer (62) is formed between the gate (58) and the epitaxial silicon (74) to prevent shorting. In one embodiment, the offset liner layer (62) is a nitride and in another embodiment it is an oxide. The resulting structure decreases extension resistance and improves the scalability of SOI transistors by increasing the thickness of silicon underneath the source and drain regions, while keeping the silicon underneath the gate thin. This allows for the reduction in gate length without decreasing the functionality of the transistor. Selon cette invention, un silicium épitaxial est étiré de façon à former des extensions élevées source/drain (74) pour des transistors sur des substrats de silicium sur isolant (50). Une couche de revêtement de transfert (62) est formée entre la grille (58) et le silicium épitaxial (74) pour empêcher un raccourcissement. Selon une réalisation, la couche de revêtement de transfert (62) est un nitrure et, selon une autre réalisation, un oxyde. La structure obtenue réduit la résistance à l'extension et permet une meilleure variabilité dimensionnelle des transistors sur silicium isolant lorsqu'on augmente l'épaisseur du silicium sous les régions de source et de drain tout en maintenant le silicium sous la grille. Ceci permet de réduire la longueur de la grille en même temps que la fonctionnalité du transistor.
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An offset liner layer (62) is formed between the gate (58) and the epitaxial silicon (74) to prevent shorting. In one embodiment, the offset liner layer (62) is a nitride and in another embodiment it is an oxide. The resulting structure decreases extension resistance and improves the scalability of SOI transistors by increasing the thickness of silicon underneath the source and drain regions, while keeping the silicon underneath the gate thin. This allows for the reduction in gate length without decreasing the functionality of the transistor. Selon cette invention, un silicium épitaxial est étiré de façon à former des extensions élevées source/drain (74) pour des transistors sur des substrats de silicium sur isolant (50). Une couche de revêtement de transfert (62) est formée entre la grille (58) et le silicium épitaxial (74) pour empêcher un raccourcissement. Selon une réalisation, la couche de revêtement de transfert (62) est un nitrure et, selon une autre réalisation, un oxyde. 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