METHOD OF MAKING SELF-ALIGNED HIGH-VOLTAGE INTEGRATED TRANSISTOR

FIELD: physics.SUBSTANCE: in a self-aligned, high-voltage transistor, p-n junctions are formed within a semiconductor substrate without coming out on to the surface, and contacts to regions of the transistor are insulated in the vertical portion by separating dielectrics from the regions of the transistor which bring the bottom portion into contact with the latter. The high-voltage integrated transistor is insulated from the substrate by a dielectric layer. Self-alignment in the structure is achieved using a screening layer over the contact to the collector region while forming slits under the contact to the collector region and the insulating region and screening layers over contacts to the emitter region while forming slits under contacts to the base region and emitter region.EFFECT: high breakdown voltage of p-n junctions of an integrated transistor, high packing density of transistor structures and faster operation thereof.3 cl, 10 dwg Использование: микроэлектроника, полупроводниковая электроника, самосовмещенный высоковольтный интегральный транзистор может быть использован в производстве интегральных микросхем. Сущность изобретения: у самосовмещенного, высоковольтного транзистора р-n переходы сформированы в объеме полупроводниковой подложки без выхода на поверхность, а контакты к областям транзистора, изолированные в вертикальной части разделительными диэлектриками от областей транзистора, которые контактируют донной частью к последним. Высоковольтный интегральный транзистор изолирован от подложки диэлектрическим слоем. Самосовмещение в структуре достигается использованием экранирующего слоя над контактом к коллекторной области при формировании щелей под контакт к коллекторной и изолирующей областям и экранирующих слоев над контактами к эмиттерной области при формировании щелей под контакты к базовой и эмиттерной областям. Техническим результатом изобретения является повышение пробивных напряжений р-n переходов интегрального транзистора, повышение плотности компоновки транзисторных структур и увеличение их быстродействия. 2 з.п. ф-лы, 10 ил.