semiconductor package

본 발명의 실시예에 따른 반도체 패키지는 제1 재배선 기판, 상기 제1 재배선 기판 상에 배치되는 제2 재배선 기판, 상기 제1 재배선 기판과 상기 제2 재배선 기판 사이에 배치되는 칩 스택, 상기 제1 재배선 기판과 상기 제2 재배선 기판 사이에서 상기 칩 스택을 둘러싸는 제1 몰딩막 및 상기 제1 몰딩막을 수직으로 관통하여 상기 제1 재배선 기판과 상기 제2 재배선 기판을 연결하는 관통 전극을 포함할 수 있다. 상기 칩 스택은 상기 제1 재배선 기판에 실장되고 내부에 관통 비아를 포함하는 제1 반도체 칩, 상기 제1 반도체 칩 상에서 상기 관통 비아와 접속되는 제2 반도체 칩을 포함하는 칩 구조체 및 상기 제2 재배선 기판에 실장되는 제3 반도체 칩을 포함하되 상기 제1 반도체 칩의 측면과 상기 칩 구조체의 측면은 공면(coplanar)을 이룰 수 있다. A semiconductor package may include a first redistribution substrate, a second redistribution substrate on the first redistribution substrate, a chip stack between the first redistribution substrate and the second redistribution substrate, a first molding layer on the chip stack, and a through electrode extending into the first molding layer and electrically connecting the first redistribution substrate to the second redistribution substrate. The chip stack may include a first semiconductor chip on the first redistribution substrate, the first semiconductor chip including a through via that extends therein, a chip structure including a second semiconductor chip and a second molding layer, the second semiconductor chip being on the first semiconductor chip and electrically connected to the through via, and a third semiconductor chip between the chip structure and the second redistribution substrate, and a side surface of the first semiconductor chip may be coplanar with a side surface of the chip structure.