Semiconductor device

반도체 장치가 제공된다. 반도체 장치는 기판, 기판과 수직 방향으로 이격된 제1 서포터 패턴, 제1 서포터 패턴과 수직 방향으로 이격된 제2 서포터 패턴, 기판 상에서 수직 방향으로 연장되는 하부 전극 홀, 및 하부 전극 홀의 내부에 배치되고, 제1 서포터 패턴의 측벽 및 제2 서포터 패턴의 측벽 각각과 접하고, 하부 전극 홀의 측벽의 일부 및 바닥면을 따라 배치되는 제1 층, 제1 층 사이에 배치되는 제2 층, 및 제1 및 제2 층 각각의 상면 상에 배치되는 제3 층을 포함하는 하부 전극을 포함하되, 제1 층 및 제3 층 각각은...

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Hauptverfasser: CHO GI HEE, CHAE HONG SIK, CHOI JAE HYOUNG, KIM TAE KYUN, AN JI HOON, LEE HYUN SUK
Format: Patent
Sprache:eng ; kor
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creator CHO GI HEE
CHAE HONG SIK
CHOI JAE HYOUNG
KIM TAE KYUN
AN JI HOON
LEE HYUN SUK
description 반도체 장치가 제공된다. 반도체 장치는 기판, 기판과 수직 방향으로 이격된 제1 서포터 패턴, 제1 서포터 패턴과 수직 방향으로 이격된 제2 서포터 패턴, 기판 상에서 수직 방향으로 연장되는 하부 전극 홀, 및 하부 전극 홀의 내부에 배치되고, 제1 서포터 패턴의 측벽 및 제2 서포터 패턴의 측벽 각각과 접하고, 하부 전극 홀의 측벽의 일부 및 바닥면을 따라 배치되는 제1 층, 제1 층 사이에 배치되는 제2 층, 및 제1 및 제2 층 각각의 상면 상에 배치되는 제3 층을 포함하는 하부 전극을 포함하되, 제1 층 및 제3 층 각각은 제2 층과 다른 물질을 포함하고, 제3 층의 적어도 일부의 측벽은 제3 층을 향해 오목하게 형성되고, 제2 층과 수직 방향으로 오버랩되고, 제2 층과 수직 방향으로 이격된다. A semiconductor device includes a substrate, first and second supporter patterns spaced vertically from the substrate, the second supporter pattern being spaced vertically from the first supporter pattern, a lower electrode hole extending vertically on the substrate, a lower electrode inside the lower electrode hole, contacting a sidewall of the first and second supporter patterns, the lower electrode including a first layer along a portion of a sidewall and bottom surface of the lower electrode hole, a second layer between the first layers, and a third layer on an upper surface of the first and second layers, the first and second layers including a material different from the second layer, and a sidewall of at least a portion of the third layer being concave toward the third layer, overlapping the second layer in the vertical direction, and being spaced apart from the second layer in the vertical direction.
format Patent
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A semiconductor device includes a substrate, first and second supporter patterns spaced vertically from the substrate, the second supporter pattern being spaced vertically from the first supporter pattern, a lower electrode hole extending vertically on the substrate, a lower electrode inside the lower electrode hole, contacting a sidewall of the first and second supporter patterns, the lower electrode including a first layer along a portion of a sidewall and bottom surface of the lower electrode hole, a second layer between the first layers, and a third layer on an upper surface of the first and second layers, the first and second layers including a material different from the second layer, and a sidewall of at least a portion of the third layer being concave toward the third layer, overlapping the second layer in the vertical direction, and being spaced apart from the second layer in the vertical direction.</description><language>eng ; kor</language><subject>ELECTRICITY</subject><creationdate>2024</creationdate><oa>free_for_read</oa><woscitedreferencessubscribed>false</woscitedreferencessubscribed></display><links><openurl>$$Topenurl_article</openurl><openurlfulltext>$$Topenurlfull_article</openurlfulltext><thumbnail>$$Tsyndetics_thumb_exl</thumbnail><linktohtml>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20240112&amp;DB=EPODOC&amp;CC=KR&amp;NR=20240005359A$$EHTML$$P50$$Gepo$$Hfree_for_read</linktohtml><link.rule.ids>230,308,780,885,25564,76547</link.rule.ids><linktorsrc>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20240112&amp;DB=EPODOC&amp;CC=KR&amp;NR=20240005359A$$EView_record_in_European_Patent_Office$$FView_record_in_$$GEuropean_Patent_Office$$Hfree_for_read</linktorsrc></links><search><creatorcontrib>CHO GI HEE</creatorcontrib><creatorcontrib>CHAE HONG SIK</creatorcontrib><creatorcontrib>CHOI JAE HYOUNG</creatorcontrib><creatorcontrib>KIM TAE KYUN</creatorcontrib><creatorcontrib>AN JI HOON</creatorcontrib><creatorcontrib>LEE HYUN SUK</creatorcontrib><title>Semiconductor device</title><description>반도체 장치가 제공된다. 반도체 장치는 기판, 기판과 수직 방향으로 이격된 제1 서포터 패턴, 제1 서포터 패턴과 수직 방향으로 이격된 제2 서포터 패턴, 기판 상에서 수직 방향으로 연장되는 하부 전극 홀, 및 하부 전극 홀의 내부에 배치되고, 제1 서포터 패턴의 측벽 및 제2 서포터 패턴의 측벽 각각과 접하고, 하부 전극 홀의 측벽의 일부 및 바닥면을 따라 배치되는 제1 층, 제1 층 사이에 배치되는 제2 층, 및 제1 및 제2 층 각각의 상면 상에 배치되는 제3 층을 포함하는 하부 전극을 포함하되, 제1 층 및 제3 층 각각은 제2 층과 다른 물질을 포함하고, 제3 층의 적어도 일부의 측벽은 제3 층을 향해 오목하게 형성되고, 제2 층과 수직 방향으로 오버랩되고, 제2 층과 수직 방향으로 이격된다. A semiconductor device includes a substrate, first and second supporter patterns spaced vertically from the substrate, the second supporter pattern being spaced vertically from the first supporter pattern, a lower electrode hole extending vertically on the substrate, a lower electrode inside the lower electrode hole, contacting a sidewall of the first and second supporter patterns, the lower electrode including a first layer along a portion of a sidewall and bottom surface of the lower electrode hole, a second layer between the first layers, and a third layer on an upper surface of the first and second layers, the first and second layers including a material different from the second layer, and a sidewall of at least a portion of the third layer being concave toward the third layer, overlapping the second layer in the vertical direction, and being spaced apart from the second layer in the vertical direction.</description><subject>ELECTRICITY</subject><fulltext>true</fulltext><rsrctype>patent</rsrctype><creationdate>2024</creationdate><recordtype>patent</recordtype><sourceid>EVB</sourceid><recordid>eNrjZBAJTs3NTM7PSylNLskvUkhJLctMTuVhYE1LzClO5YXS3AzKbq4hzh66qQX58anFBYnJqXmpJfHeQUYGRiYGBgamxqaWjsbEqQIA3uchwg</recordid><startdate>20240112</startdate><enddate>20240112</enddate><creator>CHO GI HEE</creator><creator>CHAE HONG SIK</creator><creator>CHOI JAE HYOUNG</creator><creator>KIM TAE KYUN</creator><creator>AN JI HOON</creator><creator>LEE HYUN SUK</creator><scope>EVB</scope></search><sort><creationdate>20240112</creationdate><title>Semiconductor device</title><author>CHO GI HEE ; CHAE HONG SIK ; CHOI JAE HYOUNG ; KIM TAE KYUN ; AN JI HOON ; LEE HYUN SUK</author></sort><facets><frbrtype>5</frbrtype><frbrgroupid>cdi_FETCH-epo_espacenet_KR20240005359A3</frbrgroupid><rsrctype>patents</rsrctype><prefilter>patents</prefilter><language>eng ; kor</language><creationdate>2024</creationdate><topic>ELECTRICITY</topic><toplevel>online_resources</toplevel><creatorcontrib>CHO GI HEE</creatorcontrib><creatorcontrib>CHAE HONG SIK</creatorcontrib><creatorcontrib>CHOI JAE HYOUNG</creatorcontrib><creatorcontrib>KIM TAE KYUN</creatorcontrib><creatorcontrib>AN JI HOON</creatorcontrib><creatorcontrib>LEE HYUN SUK</creatorcontrib><collection>esp@cenet</collection></facets><delivery><delcategory>Remote Search Resource</delcategory><fulltext>fulltext_linktorsrc</fulltext></delivery><addata><au>CHO GI HEE</au><au>CHAE HONG SIK</au><au>CHOI JAE HYOUNG</au><au>KIM TAE KYUN</au><au>AN JI HOON</au><au>LEE HYUN SUK</au><format>patent</format><genre>patent</genre><ristype>GEN</ristype><title>Semiconductor device</title><date>2024-01-12</date><risdate>2024</risdate><abstract>반도체 장치가 제공된다. 반도체 장치는 기판, 기판과 수직 방향으로 이격된 제1 서포터 패턴, 제1 서포터 패턴과 수직 방향으로 이격된 제2 서포터 패턴, 기판 상에서 수직 방향으로 연장되는 하부 전극 홀, 및 하부 전극 홀의 내부에 배치되고, 제1 서포터 패턴의 측벽 및 제2 서포터 패턴의 측벽 각각과 접하고, 하부 전극 홀의 측벽의 일부 및 바닥면을 따라 배치되는 제1 층, 제1 층 사이에 배치되는 제2 층, 및 제1 및 제2 층 각각의 상면 상에 배치되는 제3 층을 포함하는 하부 전극을 포함하되, 제1 층 및 제3 층 각각은 제2 층과 다른 물질을 포함하고, 제3 층의 적어도 일부의 측벽은 제3 층을 향해 오목하게 형성되고, 제2 층과 수직 방향으로 오버랩되고, 제2 층과 수직 방향으로 이격된다. A semiconductor device includes a substrate, first and second supporter patterns spaced vertically from the substrate, the second supporter pattern being spaced vertically from the first supporter pattern, a lower electrode hole extending vertically on the substrate, a lower electrode inside the lower electrode hole, contacting a sidewall of the first and second supporter patterns, the lower electrode including a first layer along a portion of a sidewall and bottom surface of the lower electrode hole, a second layer between the first layers, and a third layer on an upper surface of the first and second layers, the first and second layers including a material different from the second layer, and a sidewall of at least a portion of the third layer being concave toward the third layer, overlapping the second layer in the vertical direction, and being spaced apart from the second layer in the vertical direction.</abstract><oa>free_for_read</oa></addata></record>
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