IC IC IC SMART IC SUBSTRATE SMART IC MODULE AND IC CARD INCLUDING THE SAME
A smart IC substrate according to an embodiment comprises: a substrate including a first surface and a second surface opposite to the first surface; first circuit patterns disposed on the first surface; and space areas between the first circuit patterns, wherein: the substrate includes a plurality o...
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| Format: | Patent |
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| creator | KIM SEUNG JOON JEONG DAE HWI LEE DO YUN |
| description | A smart IC substrate according to an embodiment comprises: a substrate including a first surface and a second surface opposite to the first surface; first circuit patterns disposed on the first surface; and space areas between the first circuit patterns, wherein: the substrate includes a plurality of via holes passing through the first surface and the second surface; a first region and a second region other than the first region are defined in the substrate; the first circuit patterns include first circuit pattern portions and second circuit pattern portions having different thicknesses; the thickness of the first circuit pattern portions is greater than the thickness of the second circuit pattern portions; the first circuit pattern portions are disposed in the first region and the second region; the second circuit pattern portions are disposed only in the first region; and the second circuit pattern portions are disposed in at least one of positions overlapping the via holes and positions not overlapping the via holes in the thickness direction of the substrate. Information on an IC card can be easily identified through an identification pattern.
실시예에 따른 스마트 IC 기판은, 제 1 면 및 상기 제 1 면과 반대되는 제 2 면을 포함하는 기판; 상기 제 1 면 상에 배치되는 제 1 회로 패턴; 및 상기 제 1 회로 패턴 사이의 스페이스 영역을 포함하고, 상기 기판은 상기 제 1 면과 상기 제 2 면을 관통하는 복수의 비아홀을 포함하고, 상기 기판은 제 1 영역 및 상기 제 1 영역 이외의 제 2 영역이 정의되고, 상기 제 1 회로 패턴은 두께가 다른 제 1 회로 패턴부 및 제 2 회로 패턴부를 포함하고, 상기 제 1 회로 패턴부의 두께는 상기 제 2 회로 패턴부의 두께보다 크고, 상기 제 1 회로 패턴부는 상기 제 1 영역 및 상기 제 2 영역에 배치되고, 상기 제 2 회로 패턴부는 상기 제 1 영역에만 배치되고, 상기 제 2 회로 패턴부는 상기 기판의 두께 방향으로 상기 비아홀과 중첩되는 위치 및 중첩되지 않는 위치 중 적어도 하나의 위치에 배치된다. |
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실시예에 따른 스마트 IC 기판은, 제 1 면 및 상기 제 1 면과 반대되는 제 2 면을 포함하는 기판; 상기 제 1 면 상에 배치되는 제 1 회로 패턴; 및 상기 제 1 회로 패턴 사이의 스페이스 영역을 포함하고, 상기 기판은 상기 제 1 면과 상기 제 2 면을 관통하는 복수의 비아홀을 포함하고, 상기 기판은 제 1 영역 및 상기 제 1 영역 이외의 제 2 영역이 정의되고, 상기 제 1 회로 패턴은 두께가 다른 제 1 회로 패턴부 및 제 2 회로 패턴부를 포함하고, 상기 제 1 회로 패턴부의 두께는 상기 제 2 회로 패턴부의 두께보다 크고, 상기 제 1 회로 패턴부는 상기 제 1 영역 및 상기 제 2 영역에 배치되고, 상기 제 2 회로 패턴부는 상기 제 1 영역에만 배치되고, 상기 제 2 회로 패턴부는 상기 기판의 두께 방향으로 상기 비아홀과 중첩되는 위치 및 중첩되지 않는 위치 중 적어도 하나의 위치에 배치된다.</description><language>eng ; kor</language><subject>BASIC ELECTRIC ELEMENTS ; CALCULATING ; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS ; COMPUTING ; COUNTING ; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR ; ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR ; ELECTRICITY ; HANDLING RECORD CARRIERS ; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS ; PHYSICS ; PRESENTATION OF DATA ; PRINTED CIRCUITS ; RECOGNITION OF DATA ; RECORD CARRIERS ; SEMICONDUCTOR DEVICES</subject><creationdate>2023</creationdate><oa>free_for_read</oa><woscitedreferencessubscribed>false</woscitedreferencessubscribed></display><links><openurl>$$Topenurl_article</openurl><openurlfulltext>$$Topenurlfull_article</openurlfulltext><thumbnail>$$Tsyndetics_thumb_exl</thumbnail><linktohtml>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&date=20230629&DB=EPODOC&CC=KR&NR=20230095672A$$EHTML$$P50$$Gepo$$Hfree_for_read</linktohtml><link.rule.ids>230,309,781,886,25569,76552</link.rule.ids><linktorsrc>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&date=20230629&DB=EPODOC&CC=KR&NR=20230095672A$$EView_record_in_European_Patent_Office$$FView_record_in_$$GEuropean_Patent_Office$$Hfree_for_read</linktorsrc></links><search><creatorcontrib>KIM SEUNG JOON</creatorcontrib><creatorcontrib>JEONG DAE HWI</creatorcontrib><creatorcontrib>LEE DO YUN</creatorcontrib><title>IC IC IC SMART IC SUBSTRATE SMART IC MODULE AND IC CARD INCLUDING THE SAME</title><description>A smart IC substrate according to an embodiment comprises: a substrate including a first surface and a second surface opposite to the first surface; first circuit patterns disposed on the first surface; and space areas between the first circuit patterns, wherein: the substrate includes a plurality of via holes passing through the first surface and the second surface; a first region and a second region other than the first region are defined in the substrate; the first circuit patterns include first circuit pattern portions and second circuit pattern portions having different thicknesses; the thickness of the first circuit pattern portions is greater than the thickness of the second circuit pattern portions; the first circuit pattern portions are disposed in the first region and the second region; the second circuit pattern portions are disposed only in the first region; and the second circuit pattern portions are disposed in at least one of positions overlapping the via holes and positions not overlapping the via holes in the thickness direction of the substrate. Information on an IC card can be easily identified through an identification pattern.
실시예에 따른 스마트 IC 기판은, 제 1 면 및 상기 제 1 면과 반대되는 제 2 면을 포함하는 기판; 상기 제 1 면 상에 배치되는 제 1 회로 패턴; 및 상기 제 1 회로 패턴 사이의 스페이스 영역을 포함하고, 상기 기판은 상기 제 1 면과 상기 제 2 면을 관통하는 복수의 비아홀을 포함하고, 상기 기판은 제 1 영역 및 상기 제 1 영역 이외의 제 2 영역이 정의되고, 상기 제 1 회로 패턴은 두께가 다른 제 1 회로 패턴부 및 제 2 회로 패턴부를 포함하고, 상기 제 1 회로 패턴부의 두께는 상기 제 2 회로 패턴부의 두께보다 크고, 상기 제 1 회로 패턴부는 상기 제 1 영역 및 상기 제 2 영역에 배치되고, 상기 제 2 회로 패턴부는 상기 제 1 영역에만 배치되고, 상기 제 2 회로 패턴부는 상기 기판의 두께 방향으로 상기 비아홀과 중첩되는 위치 및 중첩되지 않는 위치 중 적어도 하나의 위치에 배치된다.</description><subject>BASIC ELECTRIC ELEMENTS</subject><subject>CALCULATING</subject><subject>CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS</subject><subject>COMPUTING</subject><subject>COUNTING</subject><subject>ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR</subject><subject>ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR</subject><subject>ELECTRICITY</subject><subject>HANDLING RECORD CARRIERS</subject><subject>MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS</subject><subject>PHYSICS</subject><subject>PRESENTATION OF DATA</subject><subject>PRINTED CIRCUITS</subject><subject>RECOGNITION OF DATA</subject><subject>RECORD CARRIERS</subject><subject>SEMICONDUCTOR DEVICES</subject><fulltext>true</fulltext><rsrctype>patent</rsrctype><creationdate>2023</creationdate><recordtype>patent</recordtype><sourceid>EVB</sourceid><recordid>eNrjZPDydFaAoGBfx6AQMCPUKTgkyDHEFSHk6-8S6uOq4OjnAuI5OwYBaT9nn1AXTz93hRAPoEpHX1ceBta0xJziVF4ozc2g7OYa4uyhm1qQH59aXJCYnJqXWhLvHWRkYGRsYGBpamZu5GhMnCoAij8tPw</recordid><startdate>20230629</startdate><enddate>20230629</enddate><creator>KIM SEUNG JOON</creator><creator>JEONG DAE HWI</creator><creator>LEE DO YUN</creator><scope>EVB</scope></search><sort><creationdate>20230629</creationdate><title>IC IC IC SMART IC SUBSTRATE SMART IC MODULE AND IC CARD INCLUDING THE SAME</title><author>KIM SEUNG JOON ; JEONG DAE HWI ; LEE DO YUN</author></sort><facets><frbrtype>5</frbrtype><frbrgroupid>cdi_FETCH-epo_espacenet_KR20230095672A3</frbrgroupid><rsrctype>patents</rsrctype><prefilter>patents</prefilter><language>eng ; kor</language><creationdate>2023</creationdate><topic>BASIC ELECTRIC ELEMENTS</topic><topic>CALCULATING</topic><topic>CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS</topic><topic>COMPUTING</topic><topic>COUNTING</topic><topic>ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR</topic><topic>ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR</topic><topic>ELECTRICITY</topic><topic>HANDLING RECORD CARRIERS</topic><topic>MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS</topic><topic>PHYSICS</topic><topic>PRESENTATION OF DATA</topic><topic>PRINTED CIRCUITS</topic><topic>RECOGNITION OF DATA</topic><topic>RECORD CARRIERS</topic><topic>SEMICONDUCTOR DEVICES</topic><toplevel>online_resources</toplevel><creatorcontrib>KIM SEUNG JOON</creatorcontrib><creatorcontrib>JEONG DAE HWI</creatorcontrib><creatorcontrib>LEE DO YUN</creatorcontrib><collection>esp@cenet</collection></facets><delivery><delcategory>Remote Search Resource</delcategory><fulltext>fulltext_linktorsrc</fulltext></delivery><addata><au>KIM SEUNG JOON</au><au>JEONG DAE HWI</au><au>LEE DO YUN</au><format>patent</format><genre>patent</genre><ristype>GEN</ristype><title>IC IC IC SMART IC SUBSTRATE SMART IC MODULE AND IC CARD INCLUDING THE SAME</title><date>2023-06-29</date><risdate>2023</risdate><abstract>A smart IC substrate according to an embodiment comprises: a substrate including a first surface and a second surface opposite to the first surface; first circuit patterns disposed on the first surface; and space areas between the first circuit patterns, wherein: the substrate includes a plurality of via holes passing through the first surface and the second surface; a first region and a second region other than the first region are defined in the substrate; the first circuit patterns include first circuit pattern portions and second circuit pattern portions having different thicknesses; the thickness of the first circuit pattern portions is greater than the thickness of the second circuit pattern portions; the first circuit pattern portions are disposed in the first region and the second region; the second circuit pattern portions are disposed only in the first region; and the second circuit pattern portions are disposed in at least one of positions overlapping the via holes and positions not overlapping the via holes in the thickness direction of the substrate. Information on an IC card can be easily identified through an identification pattern.
실시예에 따른 스마트 IC 기판은, 제 1 면 및 상기 제 1 면과 반대되는 제 2 면을 포함하는 기판; 상기 제 1 면 상에 배치되는 제 1 회로 패턴; 및 상기 제 1 회로 패턴 사이의 스페이스 영역을 포함하고, 상기 기판은 상기 제 1 면과 상기 제 2 면을 관통하는 복수의 비아홀을 포함하고, 상기 기판은 제 1 영역 및 상기 제 1 영역 이외의 제 2 영역이 정의되고, 상기 제 1 회로 패턴은 두께가 다른 제 1 회로 패턴부 및 제 2 회로 패턴부를 포함하고, 상기 제 1 회로 패턴부의 두께는 상기 제 2 회로 패턴부의 두께보다 크고, 상기 제 1 회로 패턴부는 상기 제 1 영역 및 상기 제 2 영역에 배치되고, 상기 제 2 회로 패턴부는 상기 제 1 영역에만 배치되고, 상기 제 2 회로 패턴부는 상기 기판의 두께 방향으로 상기 비아홀과 중첩되는 위치 및 중첩되지 않는 위치 중 적어도 하나의 위치에 배치된다.</abstract><oa>free_for_read</oa></addata></record> |
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