다수의 OP 캐시 파이프라인을 갖는 프로세서

프로세서는 명령어 파이프라인의 디스패치 스테이지에 이전에 디코딩된 오퍼레이션을 동시에 제공하기 위해 복수의 OP 캐시 파이프라인을 사용한다. 프로세서에서 제1 분기 예측을 수신한 것에 응답하여, 프로세서는 제1 분기 예측에 기초하여 프로세서의 복수의 OP 캐시 파이프라인 중 제1 OP 캐시 파이프라인을 선택하고, 선택된 제1 OP 캐시 파이프라인을 통해 디스패치 큐에 대한 제1 분기 예측과 연관된 제1 오퍼레이션 세트를 제공한다. A processor employs a plurality of op cache pipelines to...

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Hauptverfasser: KALAISELVAN SUDHERSSEN, MOSSMAN JAMES, BYBELL ANTHONY J, LIN TZU WEI, COHEN ROBERT B
Format: Patent
Sprache:kor
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creator KALAISELVAN SUDHERSSEN
MOSSMAN JAMES
BYBELL ANTHONY J
LIN TZU WEI
COHEN ROBERT B
description 프로세서는 명령어 파이프라인의 디스패치 스테이지에 이전에 디코딩된 오퍼레이션을 동시에 제공하기 위해 복수의 OP 캐시 파이프라인을 사용한다. 프로세서에서 제1 분기 예측을 수신한 것에 응답하여, 프로세서는 제1 분기 예측에 기초하여 프로세서의 복수의 OP 캐시 파이프라인 중 제1 OP 캐시 파이프라인을 선택하고, 선택된 제1 OP 캐시 파이프라인을 통해 디스패치 큐에 대한 제1 분기 예측과 연관된 제1 오퍼레이션 세트를 제공한다. A processor employs a plurality of op cache pipelines to concurrently provide previously decoded operations to a dispatch stage of an instruction pipeline. In response to receiving a first branch prediction at a processor, the processor selects a first op cache pipeline of the plurality of op cache pipelines of the processor based on the first branch prediction, and provides a first set of operations associated with the first branch prediction to the dispatch queue via the selected first op cache pipeline.
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