Semiconductor device

According to the concept of the present invention, a semiconductor device comprises: a substrate which includes a logic cell region and a test region, wherein the logic cell region includes the first and second active regions distanced from each other, and the test region includes dummy regions distanced from each other; first and second active patterns provided on the first and second active regions, respectively; a dummy pattern provided on each of the dummy regions; a device isolation layer disposed in trenches formed between the first and second active patterns and the dummy pattern; a contact pattern provided on the dummy pattern to make contact with the dummy pattern; a first gate electrode crossing the dummy regions and extending in a first direction; a gate contact connected to the first gate electrode; and a first metal layer provided on the gate contact. The first metal layer includes: a first test line provided on the test region to make contact with the contact pattern; and a second test line provided on the test region to make contact with the gate contact. The lowest level of the top surface of the first active pattern can be lower than that of the top surface of the dummy pattern. Therefore, the semiconductor device for facilitating defect detection can be provided. 본 발명의 개념에 따른, 반도체 소자는, 로직 셀 영역 및 테스트 영역을 포함하는 기판, 상기 로직 셀 영역은 서로 이격되는 제1 활성 영역 및 제2 활성 영역을 포함하고, 상기 테스트 영역은 서로 이격되는 더미 영역들을 포함하며; 상기 제1 및 제2 활성 영역들 상에 각각 제공되는 제1 활성 패턴 및 제2 활성 패턴; 각각의 상기 더미 영역들 상에 제공되는 더미 패턴; 상기 제1 및 제2 활성 패턴들과 상기 더미 패턴 사이에 형성된 트렌치들 안에 배치되는 소자 분리막; 상기 더미 패턴 상에 제공되며 상기 더미 패턴과 접하는 콘택 패턴; 상기 더미 영역들을 가로지르며 제1 방향으로 연장되는 제1 게이트 전극; 상기 제1 게이트 전극에 접속하는 게이트 콘택; 및 상기 게이트 콘택 상의 제1 금속 층을 포함하되, 상기 제1 금속 층은 상기 테스트 영역 상에서 상기 콘택 패턴과 접속하는 제1 테스트 배선 및 상기 게이트 콘택과 접속하는 제2 테스트 배선을 포함하고, 상기 제1 활성 패턴의 상면의 최저 레벨은 상기 더미 패턴의 상면의 최저 레벨보다 낮을 수 있다.