금속 라인들을 갖는 셀들을 이용한 전기적 회로 설계

금속 라인들을 갖는 셀들을 이용하여 전기적 회로 설계를 제공하기 위한 시스템 및 방법이 본 명세서에서 설명된다. 하나의 실시예에 따르면, 방법은 제1 파라미터화된 셀(PCELL)을 전기적 회로 설계의 행의 제1 영역으로 인스턴스화하는 단계를 포함한다. 제1 PCELL은 수평 치수를 가지는 FET 구조를 표현하는 전계 효과 트랜지스터(FET) 데이터, 및 FET 구조의 수평 치수를 따라 연장되는 조절가능한 병렬 금속 라인 세그먼트들의 제1 세트를 표현하는 제1 금속 트랙 데이터를 포함한다. 방법은 또한, 제2 PCELL을 제1 영역에 인접한 행의 제2 영역으로 인스턴스화하는 단계를 포함한다. 제2 PCELL은 조절가능한 병렬 금속 라인 세그먼트들의 제2 세트를 표현하는 제2 금속 트랙 데이터를 포함한다. 방법은 조절가능한 병렬 금속 라인 세그먼트들의 제1 세트를 조절가능한 병렬 금속 라인 세그먼트들의 제2 세트에 접속하는 단계, 및 접속성 단락을 제거하는 단계를 추가로 포함한다. A system and method for providing electrical circuit design using cells with metal lines are described herein. According to one embodiment, a method includes instantiating a first parameterized cell (PCELL) into a first region of a row of an electrical circuit design. The first PCELL includes field effect transistor (FET) data representing a FET structure having a horizontal dimension and first metal track data representing a first set of adjustable parallel metal line segments extending along the horizontal dimension of the FET structure. The method also includes instantiating a second PCELL into a second region of the row adjacent to the first region. The second PCELL includes second metal track data representing a second set of adjustable parallel metal line segments. The method further includes connecting the first set of adjustable parallel metal line segments to the second set of adjustable parallel metal line segments and eliminating a connectivity short.