TRANSISTOR ARRANGEMENTS WITH STACKED TRENCH CONTACTS AND GATE STRAPS

서로의 위쪽에 적층된 2개의 부분 - 제1 트렌치 콘택 및 제2 트렌치 콘택 - 을 갖는 트렌치 콘택들을 갖는 트랜지스터 배열체들이 본 명세서에 개시된다. 이러한 트랜지스터 배열체들은, 트랜지스터의 소스 또는 드레인 콘택 위에 제1 트렌치 콘택을 형성하고, 제1 트렌치 콘택을 리세싱하고, 제1 트렌치 콘택 위에 제2 트렌치 콘택을 형성하고, 마지막으로, 제2 트렌치 콘택에 자기-정렬되면서 제2 트렌치 콘택으로부터 전기적으로 격리되는 게이트 콘택을 형성함으로써 제조될 수 있다. 이러한 제조 프로세스는, 트렌치 및 게이트 콘택들을 형성하는 종래의 접근법들과 비교하여, 증가된 에지 배치 에러 마진, 비용 효율, 및 디바이스 성능의 관점에서 개선들을 제공할 수 있다. 제1 트렌치 콘택의 전도성 재료는 또한 트랜지스터들의 게이트 전극들 위에 퇴적되어, 게이트 스트랩을 형성하여, 게이트 저항을 유리하게 감소시킬 수 있다. Disclosed herein are transistor arrangements with trench contacts that have two parts - a first trench contact and a second trench contact - stacked over one another. Such transistor arrangements may be fabricated by forming a first trench contact over a source or drain contact of a transistor, recessing the first trench contact, forming the second trench contact over the first trench contact, and, finally, forming a gate contact that is electrically isolated from, while being self-aligned to, the second trench contact. Such a fabrication process may provide improvements in terms of increased edge placement error margin, cost-efficiency, and device performance, compared to conventional approaches to forming trench and gate contacts. The conductive material of the first trench contact may also be deposited over the gate electrodes of transistors, forming a gate strap, to advantageously reduce gate resistance.