Semiconductor memory device

본 발명은 반도체 메모리 소자에 관한 것으로서, 활성 패턴들을 갖는 기판, 상기 활성 패턴들 각각은 제1 소스/드레인 영역 및 제2 소스/드레인 영역들을 포함하고; 상기 활성 패턴들을 가로지르며 제1 방향으로 연장되는 게이트 전극, 상기 게이트 전극은 상기 제1 및 제2 소스/드레인 영역들 사이를 가로지르고; 상기 활성 패턴들을 가로지르며 상기 제1 방향에 교차하는 제2 방향으로 연장되는 라인 구조체, 상기 라인 구조체는 상기 제1 소스/드레인 영역과 전기적으로 연결되는 비트 라인을 포함하고; 상기 활성 패턴들을 정의하는 제1 트렌치를 채우는 소자 분리막; 및 상기 제2 소스/드레인 영역들과 접속하는 콘택들을 포함하되, 평면적 관점에서, 상기 활성 패턴들 각각은 상기 기판의 상면과 평행한 제3 방향으로 연장되는 제1 부분; 및 상기 제1 부분의 양 끝단과 각각 연결되고, 인접하는 상기 콘택들과 각각 수직으로 중첩되는 제2 및 제3 부분을 포함하되, 상기 제2 부분 및 상기 제3 부분은 대응하는 상기 콘택들을 향해 각각 연장될 수 있다. Disclosed is a semiconductor memory device comprising a substrate with active patterns including first and second source/drain regions, a gate electrode extending across the active patterns in a first direction between the first and second source/drain regions, a line structure extending across the active patterns in a second direction that is transverse to the first direction and including a bit line electrically connected to the first source/drain region, a device isolation layer within a first trench which defines the active patterns, and contacts coupled to the second source/drain regions. The active pattern includes a first portion extending in a third direction parallel to a top surface of the substrate, and second and third portions connected to opposite ends of the first portion and vertically overlapping respective contacts. The second and third portions extend toward the respective contacts.