Semiconductor memory devices having wiring contact plugs

A semiconductor memory device according to the present invention includes: a substrate having a cell area and a peripheral area; a plurality of capacitors including a plurality of lower electrodes disposed on the cell area, capacitor dielectric layers covering the plurality of lower electrodes, and upper electrodes having the capacitor dielectric layer therebetween and covering the plurality of lower electrodes; an etching stop film covering the upper electrodes; a filling insulation layer covering the etching stop film and disposed on the cell area and the peripheral area; a plurality of wiring lines disposed on the filling insulation layer; and a first wiring contact plug electrically connecting at least one of the plurality of wiring lines and the upper electrodes, wherein the upper electrode includes a first upper electrode layer covering the capacitor dielectric layer and formed of a semiconductor material, and a second upper electrode layer covering the first upper electrode layer and formed of a metallic material. Accordingly, the second electrode layer can protect a lower structure during a back end of line (BEOL) process. 본 발명에 따른 반도체 메모리 소자는, 셀 영역 및 주변 영역을 가지는 기판, 상기 셀 영역에 배치되는 복수의 하부 전극, 상기 복수의 하부 전극을 덮는 커패시터 유전층, 및 상기 커패시터 유전층을 사이에 가지며 상기 복수의 하부 전극을 덮는 상부 전극으로 이루어지는 복수의 커패시터, 상기 상부 전극을 덮는 식각 정지막, 상기 식각 정지막을 덮으며 상기 셀 영역 및 상기 주변 영역에 배치되는 충전 절연층, 상기 충전 절연층 상의 복수의 배선 라인, 및 상기 복수의 배선 라인 중 적어도 하나와 상기 상부 전극을 전기적으로 연결하는 제1 배선 콘택 플러그를 포함하며, 상기 상부 전극은, 상기 커패시터 유전층 상을 덮으며 반도체 물질로 이루어지는 제1 상부 전극층 및 상기 제1 상부 전극층을 덮으며 금속계 물질로 이루어지는 제2 상부 전극층으로 이루어진다.