stack chip package

A multilayer chip package of the present invention includes a first chip and a second chip stacked on the first chip. The first chip includes a first cell array region, a first core circuit region including first core terminals, and a first peripheral circuit region including first peripheral circuit terminals. The second chip may include a second cell array region positioned on the first cell array region, a second core circuit region positioned on the first core circuit region and including the second core terminal and the first peripheral circuit region, and a through via positioned on the first peripheral circuit terminal and connected to the first peripheral circuit terminal. 본 발명의 적층 칩 패키지는 제1 칩; 상기 제1 칩 상에 적층된 제2 칩을 포함한다. 상기 제1 칩은, 제1 셀 어레이 영역, 제1 코어 단자를 포함하는 제1 코어 회로 영역 및 제1 주변 회로 단자를 포함하는 제1 주변 회로 영역을 포함한다. 상기 제2 칩은, 상기 제1 셀 어레이 영역 상에 위치한 제2 셀 어레이 영역, 상기 제1 코어 회로 영역 상에 위치하고 상기 제2 코어 단자를 포함하는 제2 코어 회로 영역 및 상기 제1 주변 회로 영역 상에 위치하고 상기 제1 주변 회로 단자와 연결된 관통 비아를 포함한다.