Low Loss Continuous True Time Delay Circuit with Delay Summing

The present invention relates to a delay time summation based variable time delay circuit having a low insertion low property, which can control variable time delay by adjusting an output power rate, K, of a variable power divider (VPD)/a variable power combiner (VPC) to change a size of a signal decomposed in each fixed delay cell, comprising: a variable power divider (VPD) dividing an incident signal into two signals with different sized powers; a T1 delay cell and a T2 delay cell receiving signals of a first and a second path, which are distributed, and performing time delay operation with different time delays; and a variable power combiner (VPC) inhibiting the insertion loss by summing the signals of the first and the second path, which have passed through the T1 delay cell and the T2 delay cell, on the same phase, wherein regular input and output impedance matching and an output phase are maintained in all time delay setting by using a delay time summation method and the insertion loss is allowed to become zero. 본 발명은 VPD(Variable Power Divider)/VPC(Variable Power Combiner)의 출력 전력 비율 K를 조절하여 각 Fixed delay cell에 분해되는 신호의 크기를 변경하여 가변 시간 지연 제어를 할 수 있도록 한 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로에 관한 것으로, 입사 신호를 서로 다른 크기의 전력을 갖는 두 신호로 분리하는 VPD(Variable power divider);분배된 제1,2 경로의 신호를 받아 서로 다른 지연 시간(time delay)을 갖고 지연하는 T1 지연 셀 및 T2 지연 셀;T1 지연 셀 및 T2 지연 셀을 거친 제1,2 경로의 신호를 동위상으로 합쳐 삽입 손실을 억제하는 VPC(Variable power combiner);를 포함하고, 지연 시간 합 방식을 이용하여 모든 시간 지연 설정(time delay setting)에서 일정한 입력 및 출력 임피던스 정합(impedance matching) 및 출력 위상이 유지되고, 삽입 손실이 0이 되도록 하는 것이다.