MUTILAYER ELECTRONIC COMPONENT

One of several objectives of the present invention is to provide a stacked electronic component having a low ESL. The stacked electronic component according to one embodiment of the present invention comprises: a body including a dielectric layer and first and second internal electrodes alternately...

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Hauptverfasser: WON JAE SUN, KIM JONG DUCK, YU JAE JOON
Format: Patent
Sprache:eng ; kor
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creator WON JAE SUN
KIM JONG DUCK
YU JAE JOON
description One of several objectives of the present invention is to provide a stacked electronic component having a low ESL. The stacked electronic component according to one embodiment of the present invention comprises: a body including a dielectric layer and first and second internal electrodes alternately disposed in a first direction with the dielectric layer interposed therebetween, and including first and second surfaces facing the first direction, third and fourth surfaces connected to the first and second surfaces and facing in the second direction, and fifth and sixth surfaces connected to the first to fourth surfaces and facing the third direction; first external electrodes disposed on the third to sixth surfaces and connected to the first internal electrode; a second external electrode disposed on at least one of the first and second surfaces; and a via electrode exposed to a surface on which the second external electrode is disposed to connect the second internal electrode and the second external electrode. When the length in the second direction of the body is defined as L and the length in the third direction of the body is defined as W, W/L is 0.95 or more and 1.05 or less. ESL is low even in a high frequency range. 본 발명의 일 실시형태에 따른 적층형 전자 부품은, 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면으로 포함하는 바디; 상기 제3 내지 제6 면에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극; 상기 제1 및 제2 면 중 어느 한 면 이상에 배치되는 제2 외부 전극; 및 상기 제2 외부 전극이 배치되는 면으로 노출되어 상기 제2 내부 전극과 상기 제2 외부 전극을 연결하는 비아 전극; 을 포함하고, 상기 바디의 상기 제2 방향 길이를 L, 상기 바디의 상기 제3 방향 길이를 W라 정의할 때, W/L은 0.95 이상 1.05 이하이다.
format Patent
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The stacked electronic component according to one embodiment of the present invention comprises: a body including a dielectric layer and first and second internal electrodes alternately disposed in a first direction with the dielectric layer interposed therebetween, and including first and second surfaces facing the first direction, third and fourth surfaces connected to the first and second surfaces and facing in the second direction, and fifth and sixth surfaces connected to the first to fourth surfaces and facing the third direction; first external electrodes disposed on the third to sixth surfaces and connected to the first internal electrode; a second external electrode disposed on at least one of the first and second surfaces; and a via electrode exposed to a surface on which the second external electrode is disposed to connect the second internal electrode and the second external electrode. When the length in the second direction of the body is defined as L and the length in the third direction of the body is defined as W, W/L is 0.95 or more and 1.05 or less. ESL is low even in a high frequency range. 본 발명의 일 실시형태에 따른 적층형 전자 부품은, 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면으로 포함하는 바디; 상기 제3 내지 제6 면에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극; 상기 제1 및 제2 면 중 어느 한 면 이상에 배치되는 제2 외부 전극; 및 상기 제2 외부 전극이 배치되는 면으로 노출되어 상기 제2 내부 전극과 상기 제2 외부 전극을 연결하는 비아 전극; 을 포함하고, 상기 바디의 상기 제2 방향 길이를 L, 상기 바디의 상기 제3 방향 길이를 W라 정의할 때, W/L은 0.95 이상 1.05 이하이다.</description><language>eng ; kor</language><subject>BASIC ELECTRIC ELEMENTS ; CAPACITORS ; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES ORLIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE ; ELECTRICITY</subject><creationdate>2021</creationdate><oa>free_for_read</oa><woscitedreferencessubscribed>false</woscitedreferencessubscribed></display><links><openurl>$$Topenurl_article</openurl><openurlfulltext>$$Topenurlfull_article</openurlfulltext><thumbnail>$$Tsyndetics_thumb_exl</thumbnail><linktohtml>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20210802&amp;DB=EPODOC&amp;CC=KR&amp;NR=20210095503A$$EHTML$$P50$$Gepo$$Hfree_for_read</linktohtml><link.rule.ids>230,308,780,885,25564,76547</link.rule.ids><linktorsrc>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20210802&amp;DB=EPODOC&amp;CC=KR&amp;NR=20210095503A$$EView_record_in_European_Patent_Office$$FView_record_in_$$GEuropean_Patent_Office$$Hfree_for_read</linktorsrc></links><search><creatorcontrib>WON JAE SUN</creatorcontrib><creatorcontrib>KIM JONG DUCK</creatorcontrib><creatorcontrib>YU JAE JOON</creatorcontrib><title>MUTILAYER ELECTRONIC COMPONENT</title><description>One of several objectives of the present invention is to provide a stacked electronic component having a low ESL. The stacked electronic component according to one embodiment of the present invention comprises: a body including a dielectric layer and first and second internal electrodes alternately disposed in a first direction with the dielectric layer interposed therebetween, and including first and second surfaces facing the first direction, third and fourth surfaces connected to the first and second surfaces and facing in the second direction, and fifth and sixth surfaces connected to the first to fourth surfaces and facing the third direction; first external electrodes disposed on the third to sixth surfaces and connected to the first internal electrode; a second external electrode disposed on at least one of the first and second surfaces; and a via electrode exposed to a surface on which the second external electrode is disposed to connect the second internal electrode and the second external electrode. When the length in the second direction of the body is defined as L and the length in the third direction of the body is defined as W, W/L is 0.95 or more and 1.05 or less. ESL is low even in a high frequency range. 본 발명의 일 실시형태에 따른 적층형 전자 부품은, 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면으로 포함하는 바디; 상기 제3 내지 제6 면에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극; 상기 제1 및 제2 면 중 어느 한 면 이상에 배치되는 제2 외부 전극; 및 상기 제2 외부 전극이 배치되는 면으로 노출되어 상기 제2 내부 전극과 상기 제2 외부 전극을 연결하는 비아 전극; 을 포함하고, 상기 바디의 상기 제2 방향 길이를 L, 상기 바디의 상기 제3 방향 길이를 W라 정의할 때, W/L은 0.95 이상 1.05 이하이다.</description><subject>BASIC ELECTRIC ELEMENTS</subject><subject>CAPACITORS</subject><subject>CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES ORLIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE</subject><subject>ELECTRICITY</subject><fulltext>true</fulltext><rsrctype>patent</rsrctype><creationdate>2021</creationdate><recordtype>patent</recordtype><sourceid>EVB</sourceid><recordid>eNrjZJDzDQ3x9HGMdA1ScPVxdQ4J8vfzdFZw9vcN8Pdz9QvhYWBNS8wpTuWF0twMym6uIc4euqkF-fGpxQWJyal5qSXx3kFGBkaGBgaWpqYGxo7GxKkCAFKwIm4</recordid><startdate>20210802</startdate><enddate>20210802</enddate><creator>WON JAE SUN</creator><creator>KIM JONG DUCK</creator><creator>YU JAE JOON</creator><scope>EVB</scope></search><sort><creationdate>20210802</creationdate><title>MUTILAYER ELECTRONIC COMPONENT</title><author>WON JAE SUN ; KIM JONG DUCK ; YU JAE JOON</author></sort><facets><frbrtype>5</frbrtype><frbrgroupid>cdi_FETCH-epo_espacenet_KR20210095503A3</frbrgroupid><rsrctype>patents</rsrctype><prefilter>patents</prefilter><language>eng ; kor</language><creationdate>2021</creationdate><topic>BASIC ELECTRIC ELEMENTS</topic><topic>CAPACITORS</topic><topic>CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES ORLIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE</topic><topic>ELECTRICITY</topic><toplevel>online_resources</toplevel><creatorcontrib>WON JAE SUN</creatorcontrib><creatorcontrib>KIM JONG DUCK</creatorcontrib><creatorcontrib>YU JAE JOON</creatorcontrib><collection>esp@cenet</collection></facets><delivery><delcategory>Remote Search Resource</delcategory><fulltext>fulltext_linktorsrc</fulltext></delivery><addata><au>WON JAE SUN</au><au>KIM JONG DUCK</au><au>YU JAE JOON</au><format>patent</format><genre>patent</genre><ristype>GEN</ristype><title>MUTILAYER ELECTRONIC COMPONENT</title><date>2021-08-02</date><risdate>2021</risdate><abstract>One of several objectives of the present invention is to provide a stacked electronic component having a low ESL. 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When the length in the second direction of the body is defined as L and the length in the third direction of the body is defined as W, W/L is 0.95 or more and 1.05 or less. ESL is low even in a high frequency range. 본 발명의 일 실시형태에 따른 적층형 전자 부품은, 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면으로 포함하는 바디; 상기 제3 내지 제6 면에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극; 상기 제1 및 제2 면 중 어느 한 면 이상에 배치되는 제2 외부 전극; 및 상기 제2 외부 전극이 배치되는 면으로 노출되어 상기 제2 내부 전극과 상기 제2 외부 전극을 연결하는 비아 전극; 을 포함하고, 상기 바디의 상기 제2 방향 길이를 L, 상기 바디의 상기 제3 방향 길이를 W라 정의할 때, W/L은 0.95 이상 1.05 이하이다.</abstract><oa>free_for_read</oa></addata></record>
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