SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR DEVICE

According to an embodiment of the present invention, a semiconductor device manufacturing method includes the following steps of: forming a first stacked structure including first interlayer insulating layers and first horizontal sacrificial layers alternately and repeatedly stacked on a substrate; forming a first vertical spacer and a first vertical sacrificial layer in a first channel hole penetrating the first stacked structure; forming a second stacked structure including second interlayer insulating layers and second horizontal sacrificial layers alternately and repeatedly stacked on the first stacked structure; forming a second vertical spacer and a second vertical sacrificial layer in a second channel hole penetrating the second stacked structure and at least partially overlapped with the first channel hole; removing at least a part of the second vertical sacrificial layer such that an upper part of the first vertical sacrificial layer is exposed; removing the first vertical sacrificial layer and the second vertical sacrificial layer; removing the first vertical spacer and the second vertical spacer to form channel holes including the first channel hole and the second channel hole; and forming a channel structure including a gate dielectric layer and a vertical channel pattern in the channel holes, wherein the thickness of the second vertical spacer is greater than the thickness of the second vertical spacer. Therefore, the present invention is capable of improving reliability and electrical properties. 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 기판 상에 교대로 반복적으로 적층된 제1 층간 절연층들 및 제1 수평 희생층들을 포함하는 제1 적층 구조물을 형성하고, 상기 제1 적층 구조물을 관통하는 제1 채널홀 내에 제1 수직 스페이서 및 제1 수직 희생층을 형성하고, 상기 제1 적층 구조물 상에 교대로 반복적으로 적층된 제2 층간 절연층들 및 제2 수평 희생층들을 포함하는 제2 적층 구조물을 형성하고, 상기 제2 적층 구조물을 관통하며 상기 제1 채널홀과 적어도 일부가 중첩하는 제2 채널홀 내에 제2 수직 스페이서 및 제2 수직 희생층을 형성하고, 상기 제1 수직 희생층의 상부가 노출되도록 상기 제2 수직 희생층의 적어도 일부를 제거하고, 상기 제1 수직 희생층 및 상기 제2 수직 희생층을 제거하고, 상기 제1 수직 스페이서 및 상기 제2 수직 스페이서를 제거하여, 상기 제1 채널홀 및 상기 제2 채널홀을 포함하는 채널홀을 형성하고, 및 상기 채널홀 내에 게이트 유전층 및 수직 채널 패턴을 포함하는 채널 구조물을 형성하는 것을 포함하되, 상기 제2 수직 스페이서의 두께는 상기 제1 수직 스페이서의 두께보다 크다.