MARKER LAYOUT METHOD FOR OPTIMIZING THE OVERLAY ALIGNMENT IN SEMICONDUCTOR DEVICE

According to the present invention, a marker arrangement method for a semiconductor device includes: determining a number of markers used in one field of a wafer including a plurality of fields by using a first fitness function; calculating a marker probability distribution in consideration of distance information between the markers, and determining a position in which a marker determined to be used is placed in the field; and evaluating performance of a final marker layout by using a second fitness function. According to the present invention, an optimized approach to a marker layout is provided to improve quality of the marker layout, and a marker layout capable of minimizing an overlay error prediction value of experimental wafers and non-uniformity of marker positions is generated, so that robust performance is ensured in terms of overlay error prediction for subsequent new wafers. 본 발명에 따른 반도체 소자의 마커 배치 방법은 복수의 필드를 포함하는 웨이퍼에 있어서 제1 적합도 함수를 이용하여, 하나의 필드에 사용되는 마커들의 수를 결정하는 단계와, 마커들 사이의 거리 정보를 고려한 마커 확률 분포를 계산하고, 사용이 결정된 수의 마커들이 필드에 배치되는 위치를 결정하는 단계와, 제2 적합도 함수를 이용하여 최종 마커 레이아웃의 성능을 평가하는 단계를 포함한다. 본 발명은 이와 같은 마커 레이아웃에 대한 최적화 접근법을 제공하여 마커 레이아웃의 품질을 향상시키고, 실험 웨이퍼들의 오버레이 오차 예측값과 마커 위치들의 비균질성을 최소화할 수 있는 마커 레이아웃을 생성해 냄으로써, 추후의 새로운 웨이퍼들에 대해서 오버레이 오차 예측 측면에서 강건한 성능을 보장할 수 있다.