Image sensor and Address decoder including a clock tree and Image processing system thereof

Disclosed are an image sensor and address decoder including a clock tree to be operated by low power and an image processing system including the image sensor. According to one embodiment of the present invention, the image sensor comprises: a pixel array including a plurality of pixels arranged in a matrix form to generate pixel signals, respectively; a row driver driving the plurality of pixels in row units; a timing generator generating a clock signal and address signals; a column driver generating a plurality of column selection signals sequentially activated on the basis of the clock signal and the address signals; and a column array receiving the plurality of pixel signals through a plurality of column lines and performing analog-digital conversion to sequentially output pixel data values through an output buffer. The column driver includes: a plurality of first delay elements outputting at least two first delay signals branched on the basis of the clock signal; a plurality of second delay elements receiving the first delay signal to output a second delay signal branched into at least two signals; a clock tree generating a plurality of delayed clock signals on the basis of the second delayed signal; and a decoding circuit generating the plurality of column selection signals on the basis of the address signals and the plurality of delayed clock signals. At least one of the plurality of first delay elements and the plurality of second delay elements is activated in response to a clock enable signal generated on the basis of the address signals. 클럭 트리를 포함하는 이미지 센서 및 어드레스 디코더, 상기 이미지 센서를 포함하는 이미지 처리 시스템이 개시된다. 본 개시의 일 실시예에 따른 이미지 센서는, 매트릭스 형태로 배열되어 각각이 픽셀 신호를 생성하는 복수의 픽셀을 포함하는 픽셀 어레이, 상기 복수의 픽셀을 행 단위로 구동하는 로우 드라이버, 클럭 신호 및 어드레스 신호들을 생성하는 타이밍 생성기, 상기 클럭 신호 및 상기 어드레스 신호들을 기초로 순차적으로 활성화되는 복수의 컬럼 선택 신호를 생성하는 컬럼 드라이버 및 상기 복수의 픽셀 신호를 복수의 컬럼 라인을 통해 수신하고, 아날로그-디지털 변환하여 출력 버퍼를 통해 순차적으로 픽셀 데이터 값을 출력하는 컬럼 어레이를 포함하고, 상기 컬럼 드라이버는, 상기 클럭 신호를 기초로 적어도 2개로 분기되는 제1 지연 신호를 출력하는 복수의 제1 지연 소자 및 상기 제1 지연 신호를 수신하여 적어도 2개로 분기되는 제2 지연 신호를 출력하는 복수의 제2 지연 소자를 포함하고, 상기 제2 지연 신호를 기초로 복수의 지연 클럭 신호를 생성하는 클럭 트리 및 상기 어드레스 신호들 및 상기 복수의 지연 클럭 신호를 기초로 상기 복수의 컬럼 선택 신호를 생성하는 디코딩 회로를 포함하고, 상기 복수의 제1 지연 소자 및 상기 복수의 제2 지연 소자 중 적어도 하나는 상기 어드레스 신호들을 기초로 생성되는 클럭 인에이블 신호에 응답하여 활성화되는 것을 특징으로 할 수 있다.