프로그래밍가능 제어 회로를 사용한 클록 신호들의 선택적 제공

개시된 회로 어레인지먼트들은, 로직 회로(105), 로직 회로에 커플링되고 그리고 제1 복수의 쌍안정 회로들(202)을 포함하는 입력 레지스터 로직(104), 및 입력 레지스터 로직에 커플링된 제어 회로(102)를 포함한다. 제어 회로는 입력 클록 신호(150)로부터 복수의 지연된 클록 신호들(142, 148, 306, 308, 320, 326, 414, 416)을 생성하도록 구성된다. 복수의 지연된 클록 신호들은 제1 지연된 클록 신호(142, 148, 306, 308, 320, 326, 414, 416) 및 제2 지연된 클록 신호(142, 148, 306, 308, 320, 326, 414, 416)를 포함한다. 제어 회로는 입력 클록 신호 또는 지연된 클록 신호들 중 하나 이상을 제1 복수의 쌍안정 회로들의 클록 입력들에 선택적으로 제공하고, 그리고 입력 클록 신호 또는 지연된 클록 신호들 중 하나 이상을 로직 회로에 선택적으로 제공한다. 제어 회로는 입력 레지스터 로직에 대한 클록 지연과 로직 회로에 대한 클록 지연을 등화시키도록 구성된 가변 클록 지연 로직(302) 회로를 포함한다. The disclosed circuit arrangements include a logic circuit, input register logic coupled to the logic circuit and including a first plurality of bi-stable circuits and a control circuit coupled to the input register logic. The control circuit is configured to generate a plurality of delayed clock signals from an input clock signal. The plurality of delayed clock signals include a first delayed clock signal and a second delayed clock signal. The control circuit selectively provides one or more of the delayed clock signals or the input clock signal to clock inputs of the first plurality of bi-stable circuits and selectively provides one or more of the delayed clock signals or the input clock signal to the logic circuit. The control circuit includes a variable clock delay logic circuit configured to equalize a clock delay to the input register logic with a clock delay to the logic circuit.