SEMICONDUCTOR DEVICE HAVING SHALLOW TRENCH ISOLATION LINER

Provided is a semiconductor device. The semiconductor device includes: an STI trench defining an active area formed in a substrate; an STI liner formed in a conformal way along the bottom surface and a side wall of the STI trench; an element separation film formed on the STI liner, and embedding at least one part of the STI trench; a first gate structure placed on the active area; and a second gate structure separated from the first gate structure. The second gate structure includes: a gate insulating film touching the element separation film; a gate electrode placed on the gate insulating film; and a spacer placed on both sides of the gate electrode. The lower surface of the spacer is formed to touch the upper surface of the STI liner. Therefore, the present invention is capable of preventing a defect of a transistor. 반도체 장치이 제공된다. 상기 반도체 장치는, 기판 내에 형성되는 액티브 영역을 정의하는 STI 트렌치, 상기 STI 트렌치의 측벽 및 바닥면을 따라 컨포멀하게 형성되는 STI 라이너(liner), 상기 STI 라이너 상에 형성되고, 상기 STI 트렌치의 적어도 일부를 매립하는 소자분리막, 상기 액티브 영역 상에 배치되는 제1 게이트 구조체, 및 상기 제1 게이트 구조체와 이격된 제2 게이트 구조체를 포함하되, 상기 제2 게이트 구조체는, 상기 소자분리막과 접하는 게이트 절연막과, 상기 게이트 절연막 상에 위치하는 게이트 전극과, 상기 게이트 전극의 양측에 배치되는 스페이서를 포함하며, 상기 스페이서의 하면은, 상기 STI 라이너의 상면과 접하도록 형성된다.