SEMICONDUCTOR DEVICE APPLYING WELL BIAS AND METHOD OF FABRICATING THE SAME

PURPOSE: A semiconductor device capable of applying well bias voltage and a manufacturing method thereof are provided to be capable of reducing the surface area of a chip while electrical characteristics are improved. CONSTITUTION: A semiconductor device capable of applying well bias voltage is provided with a substrate(102) having the first conductive type well(104), the second conductive type impurity regions(122,123) formed at the inner portions of the first conductive type well, and a lower interlayer dielectric(130) formed at the upper portion of the resultant structure. The semiconductor device further includes contact plugs(140,142) connected with the impurity regions through the lower interlayer dielectric, an upper interlayer dielectric(146) formed on the lower interlayer dielectric, metal lines(156,158) connected with the contact plugs through the upper interlayer dielectric, and a seam(143) connected with the well. 웰 바이어스 전압을 인가할 수 있는 반도체 소자 및 그 제조방법이 개시된다. 기판에 제1 도전형의 웰을 형성하고, 상기 웰 내에 제2 도전형의 불순물 영역을 형성한다. 상기 제1 도전형의 웰 및 제2 도전형의 불순물 영역이 형성된 기판 상에 하부 층간절연막을 형성한다. 상기 하부 층간절연막을 관통하여 상기 불순물 영역과 연결되는 콘택플러그를 형성하되, 상기 콘택플러그의 내부에는 보이드(void)를 형성한다. 상기 콘택플러그가 형성된 하부 층간절연막 상에 상부 층간절연막을 형성하고, 상기 상부 층간절연막을 선택적으로 식각하여 상기 콘택플러그를 노출시키는 배선홈을 형성한다. 상기 노출된 보이드를 갖는 콘택플러그 및 기판을 과식각하여 상기 보이드를 상기 제1 도전형의 웰까지 연장시킨다. 상기 배선홈을 도전막으로 채워 배선을 형성한는데, 상기 웰까지 연장된 보이드에는 상기 콘택플러그 및 상기 웰을 연결하는 심(seam)이 형성되어 웰에 웰 바이어스를 인가할 수 있다.