Manufacturing method for vertical transistor

PURPOSE: A method for manufacturing a vertical type transistor is provided to be capable of reducing the size of a unit cell, securing gate length enough, and improving current characteristics. CONSTITUTION: The first source/drain region(15) is formed at the inner portion of a semiconductor substrate(10), wherein the semiconductor substrate is defined with an active region and an isolation region. After an interlayer dielectric(20) is deposited at the upper portion of the resultant structure, the interlayer dielectric is patterned for defining a channel and gate electrode forming region. A channel region(24) is formed by vertically forming a mono-crystal silicon layer at the channel and gate electrode forming region. A gate oxide layer(26) is formed on the surface of the mono-crystal silicon layer. Then, a plurality of gate electrodes(28) are formed around the mono-crystal silicon layer. 게이트 전극이 채널 영역을 완전히 둘러싸는 수직형 트랜지스터의 제조방법에 관하여 개시한다. 본 발명에 의한 수직형 트랜지스터의 제조방법은 기판에 이온을 주입하여 제 1 소스/드레인 영역을 형성한다. 그리고 층간 절연막을 증착하고 이를 패터닝한 후에 스페이서를 이용하여 채널 영역이 되는 단결정 실리콘막을 수직으로 형성한다. 그리고 게이트 산화막과 게이트 전극을 형성한다. 다음으로 단결정 실리콘막의 상부에 이온을 주입 또는 확산시켜 제 2 소스/드레인을 형성하는 단계를 포함한다. 본 발명에 의하면 충분한 게이트 전극 길이가 확보되고 전기적 특성이 우수하며 또한 고집적화가 가능한 수직형 트랜지스터를 효율적이며 검증된 공정을 사용하여 제조할 수 있다.