Multichip module and assembly-stacked package using the same

PURPOSE: A multi-package and a stacked package using the same are provided to reduce a thickness of a package body by forming a multi-chip package. CONSTITUTION: A printed circuit board(152) is used generally as a substrate(152) of a multi-chip package(100). A via hole is formed on the printed circuit board(152). A circuit pattern(114) is formed on an upper portion and a lower portion of the printed circuit board(152). A conductive material is applied on an inner wall of the via hole in order to connect electrically the upper portion having the circuit pattern(114) with circuit faces(152b,152a) of the lower portion. A bonding pad(124) is located on a center portion or a peripheral portion of an active face(122) of the first semiconductor chip(120). A metal bump(126) is formed on the bonding pad(124). The active face(122) of the first semiconductor chip(120) is faced to the circuit face(152a) of the lower face. A metal bump(136) is formed on the second semiconductor chip(130). An active face(132) of the second semiconductor chip(130) is faced to the circuit face(152a) of the upper face. The metal bumps(126,136) are attached on the circuit pattern(114). A under-fill encapsulant(118) is formed between the first and the second semiconductor chips(120,130) and the printed circuit board(152). The multi-chip package(100) is connected with an outside by an outer connection terminal(116). 본 발명은 멀티 칩 패키지 및 이를 이용하는 적층 패키지에 관한 것이다. 본 발명의 목적은 패키지 몸체에 의해 두께가 증가하는 것을 방지하기 위한 멀티 칩 패키지를 제공하는 데 있다. 이러한 목적을 달성하기 위해서 본 발명의 실시예는 회로 패턴이 형성된 제 1 회로면과 제 2 회로면을 갖는 기판, 제 1 활성면을 갖는 제 1 반도체 칩, 제 2 활성면을 갖는 제 2 반도체 칩 및 외부 접속 단자를 포함하는 멀티 칩 패키지에 있어서, 제 1 회로면과 제 2 회로면은 각각 기판의 상부면 및 하부면에 형성되고, 제 1 반도체 칩은 제 1 활성면이 기판의 제 1 회로면을 마주보고, 제 2 반도체 칩은 제 2 활성면이 기판의 제 2 회로면을 마주보며, 제 1 반도체 칩과 제 2 반도체 칩은 금속 범프에 의해서 기판과 전기적으로 연결되는 것을 특징으로 하는 멀티 칩 패키지와 이를 사용하여 제조하는 적층 패키지를 제공한다.