타이밍신호 발생신호, 반도체 집적회로 장치, 타이밍신호 발생회로를 적용한 반도체 집적회로 시스템, 및 신호전송 시스템

본 발명은 공급된 제어신호에 따라 제어명령을 발행하는 명령 디코더, DRAM 코어, DRAM 코어에 대한 제어신호로서 소정의 기간 동안 활성화되는 제어명령을 공급하는 타이밍 조정회로를 갖는 반도체 집적회로 장치를 제공한다. 타이밍 조정회로는 공급된 기준 클록에 대해 상대적으로 위상이 변동한 n개의 상이한 클록을 발생하며, n개의 클록 중 제1 클록의 제1 소정 클록펄스로부터 n개의 클록 중 제2 클록의 제2 소정 클록펄스까지의 기간 동안만의 소정의 동작사이클 중에 제어명령을 활성화하여 DRAM 제어신호를 발생한다. 이렇게 하여 단시간에 비교적 고정밀도의 타이밍 조정을 가능케 할 수가 있다. A semiconductor integrated circuit device (20) has a command decoder (1) for issuing a control command (CNT) in accordance with a supplied control signal, a DRAM core (3), and a timing adjusting circuit (22) for supplying the control command, set active for a predetermined period, as a DRAM control signal to the DRAM core (3). The timing adjusting circuit (22) generates n different clocks that are respectively shifted in phase with respect to a supplied reference clock (CLKi), and generates the DRAM control signal (CNT) by setting the control command active in a prescribed operation cycle for only a period starting at a first predetermined clock pulse of a first clock of the n clocks and ending at a second predetermined clock pulse of a second clock of the n clocks. In this way, timing design with relatively high accuracy of adjustment can be done in a short period.