power semiconductor device and method of manufacturing the same

The present invention relates to a semiconductor element for high power switching which comprises an N-Sub substrate layer (120), a P+ type high concentration layer (115), a P-layer (118), a TN+ layer (117), a gate electrode (111), an N+ layer (114), an EMITTER layer (113), an insulating film (112),...

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Hauptverfasser: SOONTAK KWON, SUNG SU KIM, INHYUK SONG, BYUNGSOO KIM
Format: Patent
Sprache:eng ; kor
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creator SOONTAK KWON
SUNG SU KIM
INHYUK SONG
BYUNGSOO KIM
description The present invention relates to a semiconductor element for high power switching which comprises an N-Sub substrate layer (120), a P+ type high concentration layer (115), a P-layer (118), a TN+ layer (117), a gate electrode (111), an N+ layer (114), an EMITTER layer (113), an insulating film (112), a COLLECTOR electrode layer (123), and a first floating electrode (111′). Therefore, quality and reliability of the semiconductor element can be significantly improved. 본 발명은 N-Sub 기판층(120);기판표면에 형성된 P+타입 고농도층(115);상기 P+타입 고농도층(115)의 아래에 P_Body층(116) 및 TN+층(117)으로 인해 분리된 상기 P_Body층(116) 보다 농도가 낮게 형성된 P-층(118);상기 P_Body층(116)과 상기 P-층(118)의 사이에서 서로를 분리시켜 도통손실을 감소시켜 주는 TN+층(117);상기 P_Body층(116)과 상기 TN+층(117) 및 상기 P-층(118)을 관통하는 게이트전극(111);상기 TN+층(117)보다 고농도층으로서 기판표면에 형성되는 N+층(114);기판 표면 위에 형성되는 EMITTER층(113);상기 게이트전극(111)과 상기 EMITTER층(113) 전극을 분리시켜주는 절연막(112); 및기판 이면에 형성된 COLLECTOR전극층(123);을 포함하여 역방향 지지전압의 감소가 없이 도통 손실은 감소시키고,상기 게이트전극(111)과 형태는 동일하고 상기 EMITTER층(113) 전극과 연결되는 제1 플로팅전극(111')을 더 포함하며, 상기 기판표면에 형성된 P+타입 고농도층(115)이 상기 제1 플로팅전극(111') 경계면의 절연물질(Oxide)과 접촉하며, 상기 게이트전극(111) 및 제1 플로팅전극(111')의 일측에 제2 플로팅전극(111'')을 더 포함하고, 상기 게이트전극(111)과 제1 플로팅전극(111')의 사이 수평방향 거리보다 상기 제1 플로팅전극(111')과 제2 플로팅전극(111'') 사이의 수평방향 거리가 더 길고, 상기 제1 플로팅전극(111')과 제2 플로팅전극(111'') 사이에 형성된 TN+층(117)은 PO층(116')에 의해 분리되는 것을 특징으로 하는 고전력 스위칭용 반도체 소자에 관한 발명이다. 상기와 같이 구성된 본 발명은 종래 구조와 달리 TN+ Layer 하부에 P Layer가 형성되기 때문에 TN+ Layer의 농도 증가에도 전기장(electric field) 증가에 따른 역방향 지지전압(BV) 감소가 없으며, 또한 P_Body 층의 중간에 TN+ 층이 형성 되기 때문에 표면 P_Body 농도에 의해 결정되는 Vth 특성과 독립적으로 작용되어, TN+ 농도 증가에 VGE(th) 변화 없이, 도통 손실 감소 효과를 가질 수 있도록 한 것이고, 이로 인해 반도체 소자의 품질과 신뢰성을 대폭 향상시킬 수 있도록 한 것이다.
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Therefore, quality and reliability of the semiconductor element can be significantly improved. 본 발명은 N-Sub 기판층(120);기판표면에 형성된 P+타입 고농도층(115);상기 P+타입 고농도층(115)의 아래에 P_Body층(116) 및 TN+층(117)으로 인해 분리된 상기 P_Body층(116) 보다 농도가 낮게 형성된 P-층(118);상기 P_Body층(116)과 상기 P-층(118)의 사이에서 서로를 분리시켜 도통손실을 감소시켜 주는 TN+층(117);상기 P_Body층(116)과 상기 TN+층(117) 및 상기 P-층(118)을 관통하는 게이트전극(111);상기 TN+층(117)보다 고농도층으로서 기판표면에 형성되는 N+층(114);기판 표면 위에 형성되는 EMITTER층(113);상기 게이트전극(111)과 상기 EMITTER층(113) 전극을 분리시켜주는 절연막(112); 및기판 이면에 형성된 COLLECTOR전극층(123);을 포함하여 역방향 지지전압의 감소가 없이 도통 손실은 감소시키고,상기 게이트전극(111)과 형태는 동일하고 상기 EMITTER층(113) 전극과 연결되는 제1 플로팅전극(111')을 더 포함하며, 상기 기판표면에 형성된 P+타입 고농도층(115)이 상기 제1 플로팅전극(111') 경계면의 절연물질(Oxide)과 접촉하며, 상기 게이트전극(111) 및 제1 플로팅전극(111')의 일측에 제2 플로팅전극(111'')을 더 포함하고, 상기 게이트전극(111)과 제1 플로팅전극(111')의 사이 수평방향 거리보다 상기 제1 플로팅전극(111')과 제2 플로팅전극(111'') 사이의 수평방향 거리가 더 길고, 상기 제1 플로팅전극(111')과 제2 플로팅전극(111'') 사이에 형성된 TN+층(117)은 PO층(116')에 의해 분리되는 것을 특징으로 하는 고전력 스위칭용 반도체 소자에 관한 발명이다. 상기와 같이 구성된 본 발명은 종래 구조와 달리 TN+ Layer 하부에 P Layer가 형성되기 때문에 TN+ Layer의 농도 증가에도 전기장(electric field) 증가에 따른 역방향 지지전압(BV) 감소가 없으며, 또한 P_Body 층의 중간에 TN+ 층이 형성 되기 때문에 표면 P_Body 농도에 의해 결정되는 Vth 특성과 독립적으로 작용되어, TN+ 농도 증가에 VGE(th) 변화 없이, 도통 손실 감소 효과를 가질 수 있도록 한 것이고, 이로 인해 반도체 소자의 품질과 신뢰성을 대폭 향상시킬 수 있도록 한 것이다.</description><language>eng ; kor</language><subject>BASIC ELECTRIC ELEMENTS ; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR ; ELECTRICITY ; SEMICONDUCTOR DEVICES</subject><creationdate>2020</creationdate><oa>free_for_read</oa><woscitedreferencessubscribed>false</woscitedreferencessubscribed></display><links><openurl>$$Topenurl_article</openurl><openurlfulltext>$$Topenurlfull_article</openurlfulltext><thumbnail>$$Tsyndetics_thumb_exl</thumbnail><linktohtml>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20200807&amp;DB=EPODOC&amp;CC=KR&amp;NR=102141845B1$$EHTML$$P50$$Gepo$$Hfree_for_read</linktohtml><link.rule.ids>230,308,776,881,25544,76295</link.rule.ids><linktorsrc>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20200807&amp;DB=EPODOC&amp;CC=KR&amp;NR=102141845B1$$EView_record_in_European_Patent_Office$$FView_record_in_$$GEuropean_Patent_Office$$Hfree_for_read</linktorsrc></links><search><creatorcontrib>SOONTAK KWON</creatorcontrib><creatorcontrib>SUNG SU KIM</creatorcontrib><creatorcontrib>INHYUK SONG</creatorcontrib><creatorcontrib>BYUNGSOO KIM</creatorcontrib><title>power semiconductor device and method of manufacturing the same</title><description>The present invention relates to a semiconductor element for high power switching which comprises an N-Sub substrate layer (120), a P+ type high concentration layer (115), a P-layer (118), a TN+ layer (117), a gate electrode (111), an N+ layer (114), an EMITTER layer (113), an insulating film (112), a COLLECTOR electrode layer (123), and a first floating electrode (111′). Therefore, quality and reliability of the semiconductor element can be significantly improved. 본 발명은 N-Sub 기판층(120);기판표면에 형성된 P+타입 고농도층(115);상기 P+타입 고농도층(115)의 아래에 P_Body층(116) 및 TN+층(117)으로 인해 분리된 상기 P_Body층(116) 보다 농도가 낮게 형성된 P-층(118);상기 P_Body층(116)과 상기 P-층(118)의 사이에서 서로를 분리시켜 도통손실을 감소시켜 주는 TN+층(117);상기 P_Body층(116)과 상기 TN+층(117) 및 상기 P-층(118)을 관통하는 게이트전극(111);상기 TN+층(117)보다 고농도층으로서 기판표면에 형성되는 N+층(114);기판 표면 위에 형성되는 EMITTER층(113);상기 게이트전극(111)과 상기 EMITTER층(113) 전극을 분리시켜주는 절연막(112); 및기판 이면에 형성된 COLLECTOR전극층(123);을 포함하여 역방향 지지전압의 감소가 없이 도통 손실은 감소시키고,상기 게이트전극(111)과 형태는 동일하고 상기 EMITTER층(113) 전극과 연결되는 제1 플로팅전극(111')을 더 포함하며, 상기 기판표면에 형성된 P+타입 고농도층(115)이 상기 제1 플로팅전극(111') 경계면의 절연물질(Oxide)과 접촉하며, 상기 게이트전극(111) 및 제1 플로팅전극(111')의 일측에 제2 플로팅전극(111'')을 더 포함하고, 상기 게이트전극(111)과 제1 플로팅전극(111')의 사이 수평방향 거리보다 상기 제1 플로팅전극(111')과 제2 플로팅전극(111'') 사이의 수평방향 거리가 더 길고, 상기 제1 플로팅전극(111')과 제2 플로팅전극(111'') 사이에 형성된 TN+층(117)은 PO층(116')에 의해 분리되는 것을 특징으로 하는 고전력 스위칭용 반도체 소자에 관한 발명이다. 상기와 같이 구성된 본 발명은 종래 구조와 달리 TN+ Layer 하부에 P Layer가 형성되기 때문에 TN+ Layer의 농도 증가에도 전기장(electric field) 증가에 따른 역방향 지지전압(BV) 감소가 없으며, 또한 P_Body 층의 중간에 TN+ 층이 형성 되기 때문에 표면 P_Body 농도에 의해 결정되는 Vth 특성과 독립적으로 작용되어, TN+ 농도 증가에 VGE(th) 변화 없이, 도통 손실 감소 효과를 가질 수 있도록 한 것이고, 이로 인해 반도체 소자의 품질과 신뢰성을 대폭 향상시킬 수 있도록 한 것이다.</description><subject>BASIC ELECTRIC ELEMENTS</subject><subject>ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR</subject><subject>ELECTRICITY</subject><subject>SEMICONDUCTOR DEVICES</subject><fulltext>true</fulltext><rsrctype>patent</rsrctype><creationdate>2020</creationdate><recordtype>patent</recordtype><sourceid>EVB</sourceid><recordid>eNqNyj0KAjEQBtA0FqLeYcBaMLqCnbCiCHZivwzJl92AyYT86PVtPIDVa95cnZJ8kKkgeCPRNlMlk8XbGxBHSwF1EkviKHBsjk1t2ceR6gQqHLBUM8evgtXPhVpfL8_zbYMkA0pig4g63B96u9OdPnaHvtf7_9YXfaUyHg</recordid><startdate>20200807</startdate><enddate>20200807</enddate><creator>SOONTAK KWON</creator><creator>SUNG SU KIM</creator><creator>INHYUK SONG</creator><creator>BYUNGSOO KIM</creator><scope>EVB</scope></search><sort><creationdate>20200807</creationdate><title>power semiconductor device and method of manufacturing the same</title><author>SOONTAK KWON ; SUNG SU KIM ; INHYUK SONG ; BYUNGSOO KIM</author></sort><facets><frbrtype>5</frbrtype><frbrgroupid>cdi_FETCH-epo_espacenet_KR102141845BB13</frbrgroupid><rsrctype>patents</rsrctype><prefilter>patents</prefilter><language>eng ; kor</language><creationdate>2020</creationdate><topic>BASIC ELECTRIC ELEMENTS</topic><topic>ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR</topic><topic>ELECTRICITY</topic><topic>SEMICONDUCTOR DEVICES</topic><toplevel>online_resources</toplevel><creatorcontrib>SOONTAK KWON</creatorcontrib><creatorcontrib>SUNG SU KIM</creatorcontrib><creatorcontrib>INHYUK SONG</creatorcontrib><creatorcontrib>BYUNGSOO KIM</creatorcontrib><collection>esp@cenet</collection></facets><delivery><delcategory>Remote Search Resource</delcategory><fulltext>fulltext_linktorsrc</fulltext></delivery><addata><au>SOONTAK KWON</au><au>SUNG SU KIM</au><au>INHYUK SONG</au><au>BYUNGSOO KIM</au><format>patent</format><genre>patent</genre><ristype>GEN</ristype><title>power semiconductor device and method of manufacturing the same</title><date>2020-08-07</date><risdate>2020</risdate><abstract>The present invention relates to a semiconductor element for high power switching which comprises an N-Sub substrate layer (120), a P+ type high concentration layer (115), a P-layer (118), a TN+ layer (117), a gate electrode (111), an N+ layer (114), an EMITTER layer (113), an insulating film (112), a COLLECTOR electrode layer (123), and a first floating electrode (111′). Therefore, quality and reliability of the semiconductor element can be significantly improved. 본 발명은 N-Sub 기판층(120);기판표면에 형성된 P+타입 고농도층(115);상기 P+타입 고농도층(115)의 아래에 P_Body층(116) 및 TN+층(117)으로 인해 분리된 상기 P_Body층(116) 보다 농도가 낮게 형성된 P-층(118);상기 P_Body층(116)과 상기 P-층(118)의 사이에서 서로를 분리시켜 도통손실을 감소시켜 주는 TN+층(117);상기 P_Body층(116)과 상기 TN+층(117) 및 상기 P-층(118)을 관통하는 게이트전극(111);상기 TN+층(117)보다 고농도층으로서 기판표면에 형성되는 N+층(114);기판 표면 위에 형성되는 EMITTER층(113);상기 게이트전극(111)과 상기 EMITTER층(113) 전극을 분리시켜주는 절연막(112); 및기판 이면에 형성된 COLLECTOR전극층(123);을 포함하여 역방향 지지전압의 감소가 없이 도통 손실은 감소시키고,상기 게이트전극(111)과 형태는 동일하고 상기 EMITTER층(113) 전극과 연결되는 제1 플로팅전극(111')을 더 포함하며, 상기 기판표면에 형성된 P+타입 고농도층(115)이 상기 제1 플로팅전극(111') 경계면의 절연물질(Oxide)과 접촉하며, 상기 게이트전극(111) 및 제1 플로팅전극(111')의 일측에 제2 플로팅전극(111'')을 더 포함하고, 상기 게이트전극(111)과 제1 플로팅전극(111')의 사이 수평방향 거리보다 상기 제1 플로팅전극(111')과 제2 플로팅전극(111'') 사이의 수평방향 거리가 더 길고, 상기 제1 플로팅전극(111')과 제2 플로팅전극(111'') 사이에 형성된 TN+층(117)은 PO층(116')에 의해 분리되는 것을 특징으로 하는 고전력 스위칭용 반도체 소자에 관한 발명이다. 상기와 같이 구성된 본 발명은 종래 구조와 달리 TN+ Layer 하부에 P Layer가 형성되기 때문에 TN+ Layer의 농도 증가에도 전기장(electric field) 증가에 따른 역방향 지지전압(BV) 감소가 없으며, 또한 P_Body 층의 중간에 TN+ 층이 형성 되기 때문에 표면 P_Body 농도에 의해 결정되는 Vth 특성과 독립적으로 작용되어, TN+ 농도 증가에 VGE(th) 변화 없이, 도통 손실 감소 효과를 가질 수 있도록 한 것이고, 이로 인해 반도체 소자의 품질과 신뢰성을 대폭 향상시킬 수 있도록 한 것이다.</abstract><oa>free_for_read</oa></addata></record>
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