A MEMORY SEMICONDUCTOR DEVICE WITH MULTI-LAYER WIRING STRUCTURE AND METHOD OF THAT

A MEMORY SEMICONDUCTOR DEVICE WITH MULTI-LAYER WIRING STRUCTURE AND METHOD OF THAT

본 발명은 셀 어레이 영역 및 주변 회로 영역에서 비트라인 전극과의 콘택 형성시 층간절연막의 공정 마진을 증가시키고, 콘택저항을 감소시키는 다층 배선 구조를 갖는 메모리 반도체 장치 및 그의 제조 방법에 관한 것으로, 반도체 기판상에 적어도 두 개 이상의 배선 구조를 갖고, 상기 배선은 절연막을 사이에 두고, 상기 절연막에 형성된 윈도우를 통해 활성영역 또는 상기 절연막 하부에 형성된 배선과 전기적으로 접속되도록 형성되고, 상기 윈도우는 양측 벽에 스페이서를 갖는다. 이와 같은 장치에 의해서, 셀 어레이 영역의 활성영역과 비트라인과...

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Hauptverfasser: MOON, HONG-JUN, CHOI, YOUNG-JAE, KO, HYEONGAN
Format: Patent
Sprache:eng ; kor
Schlagworte:
BASIC ELECTRIC ELEMENTS
ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
ELECTRICITY
SEMICONDUCTOR DEVICES
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creator MOON, HONG-JUN
CHOI, YOUNG-JAE
KO, HYEONGAN
description 본 발명은 셀 어레이 영역 및 주변 회로 영역에서 비트라인 전극과의 콘택 형성시 층간절연막의 공정 마진을 증가시키고, 콘택저항을 감소시키는 다층 배선 구조를 갖는 메모리 반도체 장치 및 그의 제조 방법에 관한 것으로, 반도체 기판상에 적어도 두 개 이상의 배선 구조를 갖고, 상기 배선은 절연막을 사이에 두고, 상기 절연막에 형성된 윈도우를 통해 활성영역 또는 상기 절연막 하부에 형성된 배선과 전기적으로 접속되도록 형성되고, 상기 윈도우는 양측 벽에 스페이서를 갖는다. 이와 같은 장치에 의해서, 셀 어레이 영역의 활성영역과 비트라인과의 콘택 형성시 층간절연막의 공정 마진을 증가시켜 쇼트를 방지할 수 있고, 주변 회로 영역의 게이트 전극과 비트라인과의 콘택 형성시 콘택저항을 줄일 수 있다.
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