SUPERSCALAR MICROPROCESSOR INSTRUCTION PIPELINE INCLUDING IN STRUCTION DISPATCH AND RELEASE CONTROL

다수실행기능을 구비하는 슈퍼스칼라마이크로프로세서에 있어서 고속으로 고효율의 파이프라인을 구비한 장치 및 방법을 제공한다. 파이프라인은 이용 가능한 공급원의 파이프라인내에서 디스페치되는 명령에 신속하게 적응한다. 파이프라인중에 발생하는 예외사태는 모두 동일의 파이프라인스테지에 있어서 동일의 방법으로 효율좋게 처리된다. 페치 처리한 명령데코드단계로 진행하기 전에 페치 처리한 명령의 제1의 영역 및 제2의 영역을 부가함으로써 보다 페치 처리한 명령을 프레데코드 처리하는 단계로부터 되고, 제1영역이 페치 처리한 명령으로부터 추출한 공급원정보를 함유하고 있고, 또 제2영역이 페치 처리한 명령에 의해서 사용되는 공급원의 종류를 인식하는 공급원류별화영역을 함유하고 있고, 또한 페치 처리한 명령을 명령데코드단계에 진행시켜서 데코드처리한 명령을 생성한 후에 명령을 인출처리하는 단계로부터 되고, 디스페치 처리단계가 상기 제1영역 및 제2영역을 사용해서 데코드처리한 명령을 처리하기 위한 기능유니트에 이끈다. A multifunction superscalar microprocessor is equipped with a high-speed high-efficiency pipeline. The pipeline quickly responds to instructions dispatched from available sources within it. Exceptional conditions occurring in the pipeline are all processed efficiently by the same method at the same pipeline stage. Before processing to an instruction decoding stage, a fetched instruction is pre-decoded by attaching first and second regions. The first region contains information of the source of the fetched instruction, while the second region contains a source classification region for recognizing the kinds of sources used by instructions similar to the fetched one. The pre-decoded instruction is sent to the instruction decoding stage, and this instruction is dispatched. The dispatched instruction is delivered to a functional unit for processing according to the information in the first and second regions.