MEMORY SYSTEM AND METHOD
To provide a memory system that satisfies cost reduction, performance and reliability.SOLUTION: A memory system is equipped with a nonvolatile memory and a controller. The nonvolatile memory comprises a plurality of memory chips that include one or more first memory chips each having a plurality of...
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Format: | Patent |
Sprache: | eng ; jpn |
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creator | YOSHIMOTO HIROKI MATSUDA TOSHIYA |
description | To provide a memory system that satisfies cost reduction, performance and reliability.SOLUTION: A memory system is equipped with a nonvolatile memory and a controller. The nonvolatile memory comprises a plurality of memory chips that include one or more first memory chips each having a plurality of physical blocks, and one or more second memory chips each having a plurality of blocks, and that are capable of operating independently. The controller is capable of communicating with a host, and controls the nonvolatile memory. The controller configures a first logical block in which the physical blocks of one or more first memory chips respectively and the physical blocks of one or more second memory chips respectively are juxtaposed in an interleaved configuration such that the physical blocks can be used simultaneously, from the physical blocks of one or more first memory chips respectively and the physical blocks of one or more second memory chips respectively.SELECTED DRAWING: Figure 1
【課題】コスト、性能、信頼性を満たすことができるメモリシステムを提供する。【解決手段】実施形態によれば、メモリシステムは、不揮発性メモリと、コントローラと、を具備する。不揮発性メモリは、各々が複数の物理ブロックを有する1以上の第1メモリチップと、各々が複数のブロックを有する1以上の第2メモリチップとを含む、各々が独立して動作可能な複数のメモリチップを備える。コントローラは、ホストと通信可能であり、不揮発性メモリを制御する。コントローラは、1以上の第1メモリチップのそれぞれの物理ブロックと、1以上の第2メモリチップのそれぞれの物理ブロックとから、1以上の第1メモリチップのそれぞれの物理ブロックおよび1以上の第2メモリチップのそれぞれの物理ブロックを同時使用可能にインターリーブ構成で並列化した第1論理ブロックを構成する。【選択図】図1 |
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【課題】コスト、性能、信頼性を満たすことができるメモリシステムを提供する。【解決手段】実施形態によれば、メモリシステムは、不揮発性メモリと、コントローラと、を具備する。不揮発性メモリは、各々が複数の物理ブロックを有する1以上の第1メモリチップと、各々が複数のブロックを有する1以上の第2メモリチップとを含む、各々が独立して動作可能な複数のメモリチップを備える。コントローラは、ホストと通信可能であり、不揮発性メモリを制御する。コントローラは、1以上の第1メモリチップのそれぞれの物理ブロックと、1以上の第2メモリチップのそれぞれの物理ブロックとから、1以上の第1メモリチップのそれぞれの物理ブロックおよび1以上の第2メモリチップのそれぞれの物理ブロックを同時使用可能にインターリーブ構成で並列化した第1論理ブロックを構成する。【選択図】図1</description><language>eng ; jpn</language><subject>CALCULATING ; COMPUTING ; COUNTING ; ELECTRIC DIGITAL DATA PROCESSING ; INFORMATION STORAGE ; PHYSICS ; STATIC STORES</subject><creationdate>2023</creationdate><oa>free_for_read</oa><woscitedreferencessubscribed>false</woscitedreferencessubscribed></display><links><openurl>$$Topenurl_article</openurl><openurlfulltext>$$Topenurlfull_article</openurlfulltext><thumbnail>$$Tsyndetics_thumb_exl</thumbnail><linktohtml>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&date=20230921&DB=EPODOC&CC=JP&NR=2023130874A$$EHTML$$P50$$Gepo$$Hfree_for_read</linktohtml><link.rule.ids>230,308,780,885,25564,76547</link.rule.ids><linktorsrc>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&date=20230921&DB=EPODOC&CC=JP&NR=2023130874A$$EView_record_in_European_Patent_Office$$FView_record_in_$$GEuropean_Patent_Office$$Hfree_for_read</linktorsrc></links><search><creatorcontrib>YOSHIMOTO HIROKI</creatorcontrib><creatorcontrib>MATSUDA TOSHIYA</creatorcontrib><title>MEMORY SYSTEM AND METHOD</title><description>To provide a memory system that satisfies cost reduction, performance and reliability.SOLUTION: A memory system is equipped with a nonvolatile memory and a controller. The nonvolatile memory comprises a plurality of memory chips that include one or more first memory chips each having a plurality of physical blocks, and one or more second memory chips each having a plurality of blocks, and that are capable of operating independently. The controller is capable of communicating with a host, and controls the nonvolatile memory. The controller configures a first logical block in which the physical blocks of one or more first memory chips respectively and the physical blocks of one or more second memory chips respectively are juxtaposed in an interleaved configuration such that the physical blocks can be used simultaneously, from the physical blocks of one or more first memory chips respectively and the physical blocks of one or more second memory chips respectively.SELECTED DRAWING: Figure 1
【課題】コスト、性能、信頼性を満たすことができるメモリシステムを提供する。【解決手段】実施形態によれば、メモリシステムは、不揮発性メモリと、コントローラと、を具備する。不揮発性メモリは、各々が複数の物理ブロックを有する1以上の第1メモリチップと、各々が複数のブロックを有する1以上の第2メモリチップとを含む、各々が独立して動作可能な複数のメモリチップを備える。コントローラは、ホストと通信可能であり、不揮発性メモリを制御する。コントローラは、1以上の第1メモリチップのそれぞれの物理ブロックと、1以上の第2メモリチップのそれぞれの物理ブロックとから、1以上の第1メモリチップのそれぞれの物理ブロックおよび1以上の第2メモリチップのそれぞれの物理ブロックを同時使用可能にインターリーブ構成で並列化した第1論理ブロックを構成する。【選択図】図1</description><subject>CALCULATING</subject><subject>COMPUTING</subject><subject>COUNTING</subject><subject>ELECTRIC DIGITAL DATA PROCESSING</subject><subject>INFORMATION STORAGE</subject><subject>PHYSICS</subject><subject>STATIC STORES</subject><fulltext>true</fulltext><rsrctype>patent</rsrctype><creationdate>2023</creationdate><recordtype>patent</recordtype><sourceid>EVB</sourceid><recordid>eNrjZJDwdfX1D4pUCI4MDnH1VXD0c1HwdQ3x8HfhYWBNS8wpTuWF0twMSm6uIc4euqkF-fGpxQWJyal5qSXxXgFGBkbGhsYGFuYmjsZEKQIAMvAgIQ</recordid><startdate>20230921</startdate><enddate>20230921</enddate><creator>YOSHIMOTO HIROKI</creator><creator>MATSUDA TOSHIYA</creator><scope>EVB</scope></search><sort><creationdate>20230921</creationdate><title>MEMORY SYSTEM AND METHOD</title><author>YOSHIMOTO HIROKI ; MATSUDA TOSHIYA</author></sort><facets><frbrtype>5</frbrtype><frbrgroupid>cdi_FETCH-epo_espacenet_JP2023130874A3</frbrgroupid><rsrctype>patents</rsrctype><prefilter>patents</prefilter><language>eng ; jpn</language><creationdate>2023</creationdate><topic>CALCULATING</topic><topic>COMPUTING</topic><topic>COUNTING</topic><topic>ELECTRIC DIGITAL DATA PROCESSING</topic><topic>INFORMATION STORAGE</topic><topic>PHYSICS</topic><topic>STATIC STORES</topic><toplevel>online_resources</toplevel><creatorcontrib>YOSHIMOTO HIROKI</creatorcontrib><creatorcontrib>MATSUDA TOSHIYA</creatorcontrib><collection>esp@cenet</collection></facets><delivery><delcategory>Remote Search Resource</delcategory><fulltext>fulltext_linktorsrc</fulltext></delivery><addata><au>YOSHIMOTO HIROKI</au><au>MATSUDA TOSHIYA</au><format>patent</format><genre>patent</genre><ristype>GEN</ristype><title>MEMORY SYSTEM AND METHOD</title><date>2023-09-21</date><risdate>2023</risdate><abstract>To provide a memory system that satisfies cost reduction, performance and reliability.SOLUTION: A memory system is equipped with a nonvolatile memory and a controller. The nonvolatile memory comprises a plurality of memory chips that include one or more first memory chips each having a plurality of physical blocks, and one or more second memory chips each having a plurality of blocks, and that are capable of operating independently. The controller is capable of communicating with a host, and controls the nonvolatile memory. The controller configures a first logical block in which the physical blocks of one or more first memory chips respectively and the physical blocks of one or more second memory chips respectively are juxtaposed in an interleaved configuration such that the physical blocks can be used simultaneously, from the physical blocks of one or more first memory chips respectively and the physical blocks of one or more second memory chips respectively.SELECTED DRAWING: Figure 1
【課題】コスト、性能、信頼性を満たすことができるメモリシステムを提供する。【解決手段】実施形態によれば、メモリシステムは、不揮発性メモリと、コントローラと、を具備する。不揮発性メモリは、各々が複数の物理ブロックを有する1以上の第1メモリチップと、各々が複数のブロックを有する1以上の第2メモリチップとを含む、各々が独立して動作可能な複数のメモリチップを備える。コントローラは、ホストと通信可能であり、不揮発性メモリを制御する。コントローラは、1以上の第1メモリチップのそれぞれの物理ブロックと、1以上の第2メモリチップのそれぞれの物理ブロックとから、1以上の第1メモリチップのそれぞれの物理ブロックおよび1以上の第2メモリチップのそれぞれの物理ブロックを同時使用可能にインターリーブ構成で並列化した第1論理ブロックを構成する。【選択図】図1</abstract><oa>free_for_read</oa></addata></record> |
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