COMPUTATION PROCESSING APPARATUS AND METHOD OF PROCESSING COMPUTATION

To improve accuracy of determination of conflict between a memory access instruction and an atomic instruction and suppress degradation of processing performance of a computation processing apparatus.SOLUTION: A computation processing apparatus is able to execute a plurality of threads, the apparatus including: a cache including a plurality of ways; a cache-hit determination unit; a holding unit which holds a way number and an index address which identify a storage area holding target data of an atomic instruction executed by any one of the threads; a conflict determination unit which determines a conflict between instructions in a case where a pair of the way number and the index address held in the holding unit matches a pair of a way number and an index address that identify a storage area that holds target data of a memory access instruction executed by the other one of the threads; and an access control unit which suppresses input and output of the target data of the memory access instruction to and from the cache when the conflict determination unit determines the conflict.SELECTED DRAWING: Figure 1 【課題】メモリアクセス命令とアトミック命令との競合の判定の精度を向上し、演算処理装置の処理性能の低下を抑制する。【解決手段】複数のスレッドを実行可能な演算処理装置は、複数のウェイを有するキャッシュと、キャッシュヒット判定部と、複数のスレッドのいずれかが実行するアトミック命令の対象データを保持する記憶領域を識別するウェイ番号およびインデックスアドレスを保持する保持部と、保持部に保持されたウェイ番号およびインデックスアドレスのペアが、複数のスレッドの別のいずれかが実行するメモリアクセス命令の対象データを保持する記憶領域を識別するウェイ番号およびインデックスアドレスのペアと一致する場合、命令の競合を判定する競合判定部と、競合判定部により競合が判定された場合、メモリアクセス命令の対象データのキャッシュへの入出力を抑止するアクセス制御部と、を有する。【選択図】図１