TRANSISTOR GATE STRUCTURE AND FORMING METHOD

To provide a device and a method for integrating more components into a predetermined area by reducing the minimum feature amount.SOLUTION: A nanostructure transistor/FET includes a separation area 72, a nanostructure 66 projecting above the top surface of the separation area, a gate structure 130 including a bottom surface that is surrounded by the nanostructure and extends in contact with the separation area at a distance of the first distance from the nanostructures, and a side wall that is located at a distance of a second distance equal to or more than the first distance, from the nanostructure, and a hybrid fin 82 placed on the side wall of the gate structure.SELECTED DRAWING: Figure 1 【課題】最小の特徴量の削減を行うことで、より多くの構成要素を所定の領域に統合する装置及び方法を提供する。【解決手段】ナノ構造体トランジスタ／ＦＥＴは、分離領域７２と、分離領域の上面の上に突出しているナノ構造体６６と、ナノ構造体に巻き囲まれ、分離領域に接してナノ構造体から第１の距離を離れて延在している底面と、ナノ構造体から第１の距離以上の第２の距離を離れて配置された側壁と、を有するゲート構造体１３０と、ゲート構造体の側壁上に配置されたハイブリッドフィン８２と、を備える。【選択図】図１