MEMORY ARRAY, MEMORY DEVICE, AND FORMATION METHOD FOR THE SAME

To provide a wiring arrangement for a 3D memory array, and a formation method for the same.SOLUTION: A memory array 200 includes a first word line (conductive line 72) extending from a first edge of the memory array in a first direction and having a length smaller than the length of a second edge of the memory array perpendicular to the first edge of the memory array, a second word line extending from a third edge of the memory array, which is opposite to the first edge of the memory array, extending in the first direction, and having a length smaller than the length of the second edge of the memory array, a memory film 90 in contact with the first word line, and an oxide semiconductor (OS) layer 92 in contact with a first source line and a first bit line. The memory film is disposed between the oxide semiconductor layer and the first word line.SELECTED DRAWING: Figure 1A 【課題】３Ｄメモリアレイ用の配線配置及びその形成方法を提供する。【解決手段】メモリアレイ２００は、メモリアレイの第１のエッジから第１の方向に沿って延伸し、長さがメモリアレイの第１のエッジに垂直であるメモリアレイの第２のエッジの長さより小さい第１のワード線（導電線７２）と、メモリアレイの第１のエッジと対向するメモリアレイの第３のエッジから延伸し、第１の方向に沿って延伸し、長さがメモリアレイの第２のエッジの長さより小さい第２のワード線と、第１のワード線に接触するメモリ膜９０と、第１のソース線及び第１のビット線に接触する酸化物半導体（ＯＳ）層９２と、を含み、メモリ膜が酸化物半導体層と第１のワード線との間に設置される。【選択図】図１Ａ