PARALLEL PROCESSOR MEMORY SYSTEM

PARALLEL PROCESSOR MEMORY SYSTEM

L'invention se rapporte à un processeur en parallèle de grande capacité, qui comprend plusieurs grappes (40). Chaque grappe comporte des éléments processeurs (PE) (50.00-50.15) et une mémoire de grappe (54). A chaque élément processeur (200) sont associés un registre d'adresse (206), un re...

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Hauptverfasser: BULFER, DAVID, M, NICKOLLS, JOHN, R, KIM, WON, S, FIGEL, HANNES, BLANK, W., THOMAS
Format: Patent
Sprache:eng ; fre ; ger
Schlagworte:
CALCULATING
COMPUTING
COUNTING
ELECTRIC DIGITAL DATA PROCESSING
PHYSICS
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creator BULFER, DAVID, M
NICKOLLS, JOHN, R
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description L'invention se rapporte à un processeur en parallèle de grande capacité, qui comprend plusieurs grappes (40). Chaque grappe comporte des éléments processeurs (PE) (50.00-50.15) et une mémoire de grappe (54). A chaque élément processeur (200) sont associés un registre d'adresse (206), un registre d'étage (251), un registre d'erreur (310), un indicateur de validation (336), un indicateur de mémoire (338) et un indicateur de demande d'autorisation (211). Un bus de données de grappe (225) et un bus d'erreur (302, 304) relient chaque registre d'étage et chaque registre d'erreur de la grappe à la mémoire (260). Les indicateurs de demande d'autorisation de la grappe sont reliés entre eux par un réseau d'interrogation (362, 364), qui n'interroge qu'un indicateur de demande d'autorisation à la fois. En réponse à un signal sur le réseau d'interrogation (362, 364) et l'état de l'indicateur de mémoire (338), l'indicateur de demande d'autorisation (211) détermine une opération E/S entre le registre de données (251) et la mémoire de grappe (260), effectuée sur un bus de données de grappe (255). Les bits de données et d'erreurs sont associés à leurs éléments processeurs correspondants (200). Les opérations de mémoire séquentielles (110-113) sont traitées parallèlement aux opérations (102-109) du processeur en parallèle et elles peuvent être mises en file d'attente. En mode d'adressage direct, un élément processeur (200) effectue l'adressage de son propre espace d'adresse en ajoutant son numéro de PE (203) à une adresse partielle de diffusion fournie sur un bus de diffusion (250). Le numéro de PE (203) est fourni sur un bus d'adresse de grappe (246). En mode d'adressage indirect, l'élément processeur effectue l'adressage de son propre espace d'adresse ou de celui d'autres éléments processeurs dans sa grappe, en calculant localement une adresse partielle, puis en lui ajoutant son propre numéro de PE (203) ou celui d'un autre élément processeur dans sa grappe. L'adresse complète est fournie sur le bus d'adresse de grappe (246).
format Patent
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Les bits de données et d'erreurs sont associés à leurs éléments processeurs correspondants (200). Les opérations de mémoire séquentielles (110-113) sont traitées parallèlement aux opérations (102-109) du processeur en parallèle et elles peuvent être mises en file d'attente. En mode d'adressage direct, un élément processeur (200) effectue l'adressage de son propre espace d'adresse en ajoutant son numéro de PE (203) à une adresse partielle de diffusion fournie sur un bus de diffusion (250). Le numéro de PE (203) est fourni sur un bus d'adresse de grappe (246). En mode d'adressage indirect, l'élément processeur effectue l'adressage de son propre espace d'adresse ou de celui d'autres éléments processeurs dans sa grappe, en calculant localement une adresse partielle, puis en lui ajoutant son propre numéro de PE (203) ou celui d'un autre élément processeur dans sa grappe. L'adresse complète est fournie sur le bus d'adresse de grappe (246).</description><language>eng ; fre ; ger</language><subject>CALCULATING ; COMPUTING ; COUNTING ; ELECTRIC DIGITAL DATA PROCESSING ; PHYSICS</subject><creationdate>1992</creationdate><oa>free_for_read</oa><woscitedreferencessubscribed>false</woscitedreferencessubscribed></display><links><openurl>$$Topenurl_article</openurl><openurlfulltext>$$Topenurlfull_article</openurlfulltext><thumbnail>$$Tsyndetics_thumb_exl</thumbnail><linktohtml>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=19921021&amp;DB=EPODOC&amp;CC=EP&amp;NR=0509055A1$$EHTML$$P50$$Gepo$$Hfree_for_read</linktohtml><link.rule.ids>230,308,776,881,25542,76290</link.rule.ids><linktorsrc>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=19921021&amp;DB=EPODOC&amp;CC=EP&amp;NR=0509055A1$$EView_record_in_European_Patent_Office$$FView_record_in_$$GEuropean_Patent_Office$$Hfree_for_read</linktorsrc></links><search><creatorcontrib>BULFER, DAVID, M</creatorcontrib><creatorcontrib>NICKOLLS, JOHN, R</creatorcontrib><creatorcontrib>KIM, WON, S</creatorcontrib><creatorcontrib>FIGEL, HANNES</creatorcontrib><creatorcontrib>BLANK, W., THOMAS</creatorcontrib><title>PARALLEL PROCESSOR MEMORY SYSTEM</title><description>L'invention se rapporte à un processeur en parallèle de grande capacité, qui comprend plusieurs grappes (40). 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Les bits de données et d'erreurs sont associés à leurs éléments processeurs correspondants (200). Les opérations de mémoire séquentielles (110-113) sont traitées parallèlement aux opérations (102-109) du processeur en parallèle et elles peuvent être mises en file d'attente. En mode d'adressage direct, un élément processeur (200) effectue l'adressage de son propre espace d'adresse en ajoutant son numéro de PE (203) à une adresse partielle de diffusion fournie sur un bus de diffusion (250). Le numéro de PE (203) est fourni sur un bus d'adresse de grappe (246). En mode d'adressage indirect, l'élément processeur effectue l'adressage de son propre espace d'adresse ou de celui d'autres éléments processeurs dans sa grappe, en calculant localement une adresse partielle, puis en lui ajoutant son propre numéro de PE (203) ou celui d'un autre élément processeur dans sa grappe. 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Chaque grappe comporte des éléments processeurs (PE) (50.00-50.15) et une mémoire de grappe (54). A chaque élément processeur (200) sont associés un registre d'adresse (206), un registre d'étage (251), un registre d'erreur (310), un indicateur de validation (336), un indicateur de mémoire (338) et un indicateur de demande d'autorisation (211). Un bus de données de grappe (225) et un bus d'erreur (302, 304) relient chaque registre d'étage et chaque registre d'erreur de la grappe à la mémoire (260). Les indicateurs de demande d'autorisation de la grappe sont reliés entre eux par un réseau d'interrogation (362, 364), qui n'interroge qu'un indicateur de demande d'autorisation à la fois. En réponse à un signal sur le réseau d'interrogation (362, 364) et l'état de l'indicateur de mémoire (338), l'indicateur de demande d'autorisation (211) détermine une opération E/S entre le registre de données (251) et la mémoire de grappe (260), effectuée sur un bus de données de grappe (255). Les bits de données et d'erreurs sont associés à leurs éléments processeurs correspondants (200). Les opérations de mémoire séquentielles (110-113) sont traitées parallèlement aux opérations (102-109) du processeur en parallèle et elles peuvent être mises en file d'attente. En mode d'adressage direct, un élément processeur (200) effectue l'adressage de son propre espace d'adresse en ajoutant son numéro de PE (203) à une adresse partielle de diffusion fournie sur un bus de diffusion (250). Le numéro de PE (203) est fourni sur un bus d'adresse de grappe (246). En mode d'adressage indirect, l'élément processeur effectue l'adressage de son propre espace d'adresse ou de celui d'autres éléments processeurs dans sa grappe, en calculant localement une adresse partielle, puis en lui ajoutant son propre numéro de PE (203) ou celui d'un autre élément processeur dans sa grappe. L'adresse complète est fournie sur le bus d'adresse de grappe (246).</abstract><oa>free_for_read</oa></addata></record>
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