INFORMATIONSVERARBEITUNGSVORRICHTUNG UND INFORMATIONSVERARBEITUNGSVERFAHREN

Eine Informationsverarbeitungsvorrichtung (100) umfasst mehrere CPUs (1), mehrere Cache-Speicher (2), die den mehreren CPUs zugeordnet sind; und einen Hauptspeicher, wobei jede der mehreren CPUs (1) eine Sperre für exklusiven Zugriff auf Daten im Hauptspeicher beschafft und dann auf die Daten zugrei...

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1. Verfasser: Nakamura, Yuuichi
Format: Patent
Sprache:ger
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creator Nakamura, Yuuichi
description Eine Informationsverarbeitungsvorrichtung (100) umfasst mehrere CPUs (1), mehrere Cache-Speicher (2), die den mehreren CPUs zugeordnet sind; und einen Hauptspeicher, wobei jede der mehreren CPUs (1) eine Sperre für exklusiven Zugriff auf Daten im Hauptspeicher beschafft und dann auf die Daten zugreift, Daten in Bezug auf den Zugriff einer entsprechenden CPU und eine Sperr-ID zum Spezifizieren der Sperre in Bezug auf den Zugriff zugeordnet und in einer Cache-Linie jedes der mehreren Cache-Speicher geschrieben werden und eine Cache-Linie jedes der mehreren Cache-Speicher ausgeräumt wird, wenn eine andere CPU als die entsprechende CPU die auf der Basis der in die Cache-Linie geschriebenen Sperr-ID spezifizierte Sperre beschafft. An information processing device (100) includes a plurality of CPUs (1), a plurality of cache memories (2) associated with the plurality of CPUs (1), and a main memory (3), each of the plurality of CPUs (1) acquires a lock for exclusively accessing data in the main memory (3), and then accesses the data, data related to access of a corresponding CPU (1) and a lock ID for specifying the lock related to the access are associated and written in a cache 10 line of each of the plurality of cache memories (2), and a cache line of each of the plurality of cache memories (2) is flushed when a CPU (1) other than the corresponding CPU (1) acquires the lock specified based on the lock ID written in the cache line.
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An information processing device (100) includes a plurality of CPUs (1), a plurality of cache memories (2) associated with the plurality of CPUs (1), and a main memory (3), each of the plurality of CPUs (1) acquires a lock for exclusively accessing data in the main memory (3), and then accesses the data, data related to access of a corresponding CPU (1) and a lock ID for specifying the lock related to the access are associated and written in a cache 10 line of each of the plurality of cache memories (2), and a cache line of each of the plurality of cache memories (2) is flushed when a CPU (1) other than the corresponding CPU (1) acquires the lock specified based on the lock ID written in the cache line.</description><language>ger</language><subject>CALCULATING ; COMPUTING ; COUNTING ; ELECTRIC DIGITAL DATA PROCESSING ; PHYSICS</subject><creationdate>2024</creationdate><oa>free_for_read</oa><woscitedreferencessubscribed>false</woscitedreferencessubscribed></display><links><openurl>$$Topenurl_article</openurl><openurlfulltext>$$Topenurlfull_article</openurlfulltext><thumbnail>$$Tsyndetics_thumb_exl</thumbnail><linktohtml>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20240718&amp;DB=EPODOC&amp;CC=DE&amp;NR=112022004300T5$$EHTML$$P50$$Gepo$$Hfree_for_read</linktohtml><link.rule.ids>230,308,776,881,25542,76289</link.rule.ids><linktorsrc>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20240718&amp;DB=EPODOC&amp;CC=DE&amp;NR=112022004300T5$$EView_record_in_European_Patent_Office$$FView_record_in_$$GEuropean_Patent_Office$$Hfree_for_read</linktorsrc></links><search><creatorcontrib>Nakamura, Yuuichi</creatorcontrib><title>INFORMATIONSVERARBEITUNGSVORRICHTUNG UND INFORMATIONSVERARBEITUNGSVERFAHREN</title><description>Eine Informationsverarbeitungsvorrichtung (100) umfasst mehrere CPUs (1), mehrere Cache-Speicher (2), die den mehreren CPUs zugeordnet sind; und einen Hauptspeicher, wobei jede der mehreren CPUs (1) eine Sperre für exklusiven Zugriff auf Daten im Hauptspeicher beschafft und dann auf die Daten zugreift, Daten in Bezug auf den Zugriff einer entsprechenden CPU und eine Sperr-ID zum Spezifizieren der Sperre in Bezug auf den Zugriff zugeordnet und in einer Cache-Linie jedes der mehreren Cache-Speicher geschrieben werden und eine Cache-Linie jedes der mehreren Cache-Speicher ausgeräumt wird, wenn eine andere CPU als die entsprechende CPU die auf der Basis der in die Cache-Linie geschriebenen Sperr-ID spezifizierte Sperre beschafft. An information processing device (100) includes a plurality of CPUs (1), a plurality of cache memories (2) associated with the plurality of CPUs (1), and a main memory (3), each of the plurality of CPUs (1) acquires a lock for exclusively accessing data in the main memory (3), and then accesses the data, data related to access of a corresponding CPU (1) and a lock ID for specifying the lock related to the access are associated and written in a cache 10 line of each of the plurality of cache memories (2), and a cache line of each of the plurality of cache memories (2) is flushed when a CPU (1) other than the corresponding CPU (1) acquires the lock specified based on the lock ID written in the cache line.</description><subject>CALCULATING</subject><subject>COMPUTING</subject><subject>COUNTING</subject><subject>ELECTRIC DIGITAL DATA PROCESSING</subject><subject>PHYSICS</subject><fulltext>true</fulltext><rsrctype>patent</rsrctype><creationdate>2024</creationdate><recordtype>patent</recordtype><sourceid>EVB</sourceid><recordid>eNrjZPD29HPzD_J1DPH09wsOcw1yDHJy9QwJ9XMPDvMPCvJ09gCxFUL9XBRwK3QNcnP0CHL142FgTUvMKU7lhdLcDGpuriHOHrqpBfnxqcUFicmpeakl8S6uhoZGBkZGBgYmxgYGISGmxkQrBAAz3jF5</recordid><startdate>20240718</startdate><enddate>20240718</enddate><creator>Nakamura, Yuuichi</creator><scope>EVB</scope></search><sort><creationdate>20240718</creationdate><title>INFORMATIONSVERARBEITUNGSVORRICHTUNG UND INFORMATIONSVERARBEITUNGSVERFAHREN</title><author>Nakamura, Yuuichi</author></sort><facets><frbrtype>5</frbrtype><frbrgroupid>cdi_FETCH-epo_espacenet_DE112022004300TT53</frbrgroupid><rsrctype>patents</rsrctype><prefilter>patents</prefilter><language>ger</language><creationdate>2024</creationdate><topic>CALCULATING</topic><topic>COMPUTING</topic><topic>COUNTING</topic><topic>ELECTRIC DIGITAL DATA PROCESSING</topic><topic>PHYSICS</topic><toplevel>online_resources</toplevel><creatorcontrib>Nakamura, Yuuichi</creatorcontrib><collection>esp@cenet</collection></facets><delivery><delcategory>Remote Search Resource</delcategory><fulltext>fulltext_linktorsrc</fulltext></delivery><addata><au>Nakamura, Yuuichi</au><format>patent</format><genre>patent</genre><ristype>GEN</ristype><title>INFORMATIONSVERARBEITUNGSVORRICHTUNG UND INFORMATIONSVERARBEITUNGSVERFAHREN</title><date>2024-07-18</date><risdate>2024</risdate><abstract>Eine Informationsverarbeitungsvorrichtung (100) umfasst mehrere CPUs (1), mehrere Cache-Speicher (2), die den mehreren CPUs zugeordnet sind; und einen Hauptspeicher, wobei jede der mehreren CPUs (1) eine Sperre für exklusiven Zugriff auf Daten im Hauptspeicher beschafft und dann auf die Daten zugreift, Daten in Bezug auf den Zugriff einer entsprechenden CPU und eine Sperr-ID zum Spezifizieren der Sperre in Bezug auf den Zugriff zugeordnet und in einer Cache-Linie jedes der mehreren Cache-Speicher geschrieben werden und eine Cache-Linie jedes der mehreren Cache-Speicher ausgeräumt wird, wenn eine andere CPU als die entsprechende CPU die auf der Basis der in die Cache-Linie geschriebenen Sperr-ID spezifizierte Sperre beschafft. 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