Elektrischer Bauelementwafer und elektrisches Bauelement

Bauelementwafer mit funktionalen Strukturen, der Folgendes aufweist:- einen Trägerwafer, der ein Siliciumsubstrat (SU) aufweist,- eine piezoelektrische Schicht (PL), die auf dem Trägerwafer angeordnet ist,- eine strukturierte Metallisierung auf der piezoelektrischen Schicht (PL),- funktionale Bauelementstrukturen (DS) eines ersten und eines zweiten Typs, die durch die strukturierte Metallisierung realisiert sind, wobei:- das Siliciumsubstrat (SU) vollständig dotiert und dementsprechend niederohmig ist, um eine elektrische und thermische Leitfähigkeit des Substrats hinsichtlich eines jeweiligen nichtdotierten Materials zu verbessern,- eine schwach dotierte und dementsprechend hochohmige epitaktische Siliciumschicht (EL) von entgegengesetzter Leitfähigkeit über der gesamten Oberfläche des Trägerwafers zwischen dem Siliciumsubstrat (SU) und der piezoelektrischen Schicht (PL) angeordnet ist,- ein Raumladungsgebiet zwischen dem Siliciumsubstrat (SU) und der hochohmigen epitaktischen Siliciumschicht (EL) gebildet ist- innerhalb der hochohmigen epitaktischen Siliciumschicht (EL) als Barriere eine rahmenartige oder sich linear erstreckende dotierte Zone (DF) oder ein Isolationsrahmen (IF) gebildet ist, die sich von der oberen Oberfläche der hochohmigen epitaktischen Siliciumschicht (EL) zu der oberen Oberfläche des Siliciumsubstrats SU erstreckt, wobei der Isolationsrahmen (IF) oder die dotierte Zone (DF) zwei Gebiete innerhalb der hochohmigen epitaktischen Siliciumschicht (EL) gegeneinander isoliert, die sich gegenüber jeweils einem unterschiedlichen Typ von funktionalen Bauelementstrukturen (DS) befinden oder diesen zugewandt sind. A device wafer with functional device structures, comprises a semiconductor substrate (SU) as a carrier wafer, a piezoelectric layer (PL) arranged on the carrier wafer and functional device structures (DS) of a first and a second type realized by a structured metallization on top of the piezoelectric layer (PL). A space charge region is formed near the top surface of the carrier wafer to yield enhanced electrical isolation between functional device structures (DS) of first and second type.